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基于FPGA的全数字锁相环设计与实现一、前言全数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种数字电路设计技术，可实现同步数字信号的调制和解调。
基于FPGA的全数字锁相环设计与实现，是一个极为重要的课题。
它可以有效地提高数字电路的性能，使得数字系统具有更优越的特性，并可广泛应用于数字电路的设计、数字信号的处理等领域。
二、DPLL 的体系结构DPLL是由相频检测器、滤波器、数字控制振荡器和时钟输出等多个部分组成的。
其中，相频检测器、滤波器和数字控制振荡器通常被集成到FPGA的内部，而时钟输出则需要通过FPGA的普通I/O口与市场上常见的外部输出设备相结合。
三、数字锁相环的工作原理数字锁相环的工作原理基于一个反馈循环系统，其中参考振荡器的频率与输入信号会被比较，然后通过差错检测网络来确定缺陷。
如果这些信号频率不匹配，则通过调整数字控制振荡器的频率来达到匹配。
然后，系统会根据输出信号和参考信号的相位差异来调整数字控制振荡器的频率，并通过PLL的反馈路径传输至输入端，进而得到和参考信号相同频率的输出信号。
四、数字锁相环的应用数字锁相环在通信领域有着广泛的应用，如数据码隆、数字调制、同步检测等；在数字领域，数字锁相环主要应用于数字信号处理、频谱分析、信噪比提高等方面；在电子仪器领域，数字锁相环可以被应用于测量领域、噪声分析、频率合成等方面。
五、基于FPGA的数字锁相环的设计数字锁相环的设计是一项非常复杂的工作，其中需要解决的问题主要有相频检测、低通滤波、数字控制振荡器的设计和时钟输出等方面。
在基于FPGA的数字锁相环设计过程中，可以采用很多不同的方法和技术来解决这些问题。
在数字锁相环的设计中，相频检测器是极其关键的部分，其主要功能是检测输入信号与数字控制振荡器的频率是否匹配。
其中，相频检测器常用的方式有两种：一是通过比较输入信号和数字控制振荡器的频率来实现；二是通过测量输入信号和数字控制振荡器的相位差来实现。
基于FPGA的高阶全数字锁相环的设计与实现1引言锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
本文提出了一种基于比例积分（PI）控制算法的高阶全数字锁相环。
给出了该锁相系统的具体结构，建立了系统数学模型，并对其系统性能进行了理论分析。
采用MATLAB 软件对系统进行了仿真实验。
应用EDA 技术设计了该锁相系统，并用FPGA 予以实现。
2 全数字锁相环的结构及工作原理基于比例积分控制算法的三阶全数字锁相环的系统结构如图1 所示。
该系统由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三个部件组成。
图1 三阶全数字锁相环系统结构图本锁相系统中由于数控振荡器采用累加器的结构，因此，累加器输出的并行码就是数控振荡器的输出相位码B，它反映了输入信号和输出信号之间的瞬时相位差。
鉴相器中的寄存器是由一组D 触发器构成。
基于FPGA的全数字锁相环的设计l 前言锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调．时钟同步，倍频，频率综合等都应用到了锁相环技术。
随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC。
因此，可以把全数字锁相环路(ADPLL)作为一个功能模块嵌入SOC，构成片内锁相环。
这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范嗣中全数字锁相环(ADPLL)的设计方法，并进行仿真和实践验证。
2 ADPLL 的结构及工作原理图1 给出全数字锁相环(ADPLL)的基本结构。
主要由数字鉴相器DPD，数字环路滤波器DLF，数控振荡器DC0，分频器4 部分组成，其中心频率为fc。
DPLL 是一种通过相位反馈来控制系统的电路结构。
根据输入信号Fin 和本地时钟输出信号Fout 之间的相位误差信号送入数字环路滤波器，并对相对误差进行平滑滤波，生成控制信号carry 和bor―row，数字振荡器根据控制信号调节反馈，使输出信号Fout 的相位逐渐跟踪输入信号Fin 的相位，最终达到锁定。
3 ADPLL 各模块的功能和具体实现方法3．1 数字鉴相器常用的鉴相器有2 种类型：异或门(X0R)鉴相器和边沿控制鉴相器(ECPD)，设计中采用异或门鉴相器。
异或门鉴相器用于比较输入信号Fin 和输出信号Fout 之间的相位差，并输出误差信号Dout，Dout 作为计数的方向信号输入给下一级。
3．2 数字环路滤波器数字环路滤波器(DLF)由一个模值为变量K 的可逆计数器来实现。
其作用首先用于消除数字鉴相器输出的相位误差信号Dout 中的高频分量，保证锁相环路性能的稳定性和准确性：其次K 变模计数器再根据鉴相器的相位误差。
基于FPGA的数字锁相环设计与仿真分析简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理和方法,基于具体应用,提出了一种基于FPGA的锁相环模块化设计,通过分析和仿真验证,可以有效的改善锁定时间和抑制相位抖动。
标签：鉴相;滤波器;VHDL1 引言数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,和传统的模拟电路实现的PLL相比,DPLL具有精度高、环路带宽编程可调、易于构建高阶锁相环等显著优点,并且在数字系统中不需要A-D相互转换。
随着集成电路技术和片上系统的深入研究,数字锁相环必然应用更为广泛。
本文介绍了一种基于FPGA的数字锁相环设计,并对相关参数进行了仿真与分析。
2 数字锁相环的特点和原理2.1 触发型数字锁相环基本原理本文采用触发型数字锁相环如图1所示:由数字鉴相器、数字滤波器和数控振荡器组成。
其中数控滤波器的输入时钟频率为(由晶振电路产生),其值为14336kHz。
数控振荡器的输入频率为2。
通常M和N为2的整数幂。
时钟2 经除计数器得到。
图1 触发型全数字锁相环框图DPLL是一种相位反馈控制系统,它根据输入信号f1与本地恢复时钟f2之间的相位误差,信号送入数字环路滤波器DLF中对相位误差信号进行平滑滤波,并生成控制DCO动作的控制信号,DCO根据控制信号给出的指令,调节内部高速振荡器的振荡频率,通过连续不断的反馈调节,使其输出时钟f2的相位跟踪输入f1的相位。
如果把数字滤波器看成一个分频器,则分频比为Mf cK,输出频率为f′=K′ΔΦMf cK,数控振荡器的输出频率f2=f1+k′ΔΦMf cKN。
只要合理选择K值,就能使输出信号V2的相位较好地跟踪输入V1的相位,以达到锁定的目的。
如果K值选的太大,环路捕捉带就会变小,导致捕捉时间增大;如果K值太小,可能会出现频繁进位、借位脉冲,从而使相位出现抖动。
该全数字锁相环的f2输出信号的频率分别为64kHz,经过计算可确定锁相环的参数M、N。
８期侯卫民等：基于ＦＰＧＡ的数字锁相环的研究与实现或者滞后输入码元相位大于相位调整步长时，锁定检测器的输出信号ｌｏｃｋ为低电平，环路进入调整状态。
图４锁定检测器模块３．４数控振荡器的设计数控振荡器的功能是产生同步时钟信号，它的控制信号来自数字滤波器的输出信号ｉｎｃ和ｄｅｃ以及锁定检测信号ｌｏｃｋ，本文中的数控振荡器是由添扣门和ｍ分频器（本文中ｍ取值为１６）构成，与门１、与门２、与门３构成添门，与ｆ－Ｉ４构成扣门。
在系统没有到达锁定状态时，／ｌｏｃｋ信号保持高电平，若滤波器输出了一个扣脉冲信号ｄｅｃ加到扣门，扣除一个时钟周期，这样分频器的输出脉冲相位就滞后了１／ｍ图５数控振荡器模块个周期。
若滤波器输出了一个添脉冲信号到添门，控制添门打开，加入一个晶振脉冲（ｃｌｋ６４Ｍ）到或门。
由于添加到添门的时钟信号（ｃｌｋｌ６Ｍ２ｎ）与添加到扣门的时钟信号（ｃｌｋｌ６Ｍ１）频率相等，相位相差９００，即这两路时钟信号在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，就是分频器输入端添加了一个脉冲，这样分频器输出相位提前了１／ｍ周期，整个数字锁相环按上述方式，反复调整本地时钟相位，直到本地同步时钟信号相位滞后输入码元小于２宵ｒ／ｍ，此时锁定检测信号／ｌｏｃｋ变为低电平，这时或门的输出信号就是ｃｌｋｌ６Ｍ１，经过ｍ分频器后，本地同步信号不再发生相位改变。
４仿真结果ｊ７针对上面的设计，用ＶＨＤＬ语言在ＩＳＥ７．１开发环境下，实现了数字锁相环的设计，并在Ｍｏｄｅｌｓｉｍ６．０下进行仿真，结果如下图所示。
图６有相位检测器情况的系统仿真波形９８微计算机应用２００８矩图７无相位检测器情况的系统仿真波形图６表示有相位检测器情况的系统仿真波形图，由图６可以看出，在环路工作初期本地时钟信号滞后与输人码元，经过环路的反复跟踪，在３０ｕｓ左右系统进入锁定状态，此时本地时钟信号相位滞后于输入码元并且滞后相位小于调整步长，因此锁定检测器输出为高电平，本地同步时钟相位不再进行调整图７是没有相位检测电路的仿真结果，可以看出，系统在３０ｕｓ时系统进入锁定状态后，系统仍然进行不断的相位调整，从而导致本地同步信号的相位抖动。
基于FPGA的全数字锁相环的设计与应用的开题报告一、选题背景和研究意义随着现代电子技术的快速发展，锁相环技术已经成为一种应用广泛的时钟和信号处理技术。
锁相环的作用主要是将输入信号的时钟同步到自己的时钟上，以提高系统的可靠性和精度。
特别是在通信、雷达、测量等领域，锁相环的应用非常广泛。
基于FPGA的全数字锁相环具有易于实现、灵活性高、可编程性强等优点，已经被广泛应用。
本课题将研究基于FPGA的全数字锁相环的设计与应用，旨在探究全数字锁相环在不同应用场景下的性能和特点，并提出相应的优化策略和算法，以期对相关领域的发展贡献一份力量。
二、研究内容和方法本课题研究内容主要包括以下三个方面：1. 基于FPGA的全数字锁相环的原理与实现：主要研究全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。
2. 全数字锁相环在通信领域中的应用：主要研究全数字锁相环在通信领域的应用，包括同步检测、时钟恢复等。
从实际应用出发，考虑锁相环在通信系统中的性能要求、关键技术以及优化策略等。
3. 全数字锁相环在雷达测量领域中的应用：主要研究全数字锁相环在雷达测量领域中的应用，包括实时采集、数字化处理等。
从实际应用出发，考虑锁相环在雷达测量系统中的性能要求、关键技术以及优化策略等。
本课题将采用理论分析与实验验证相结合的方法进行研究，通过FPGA平台的搭建与实验验证，探究不同场景下的设计方法和性能特点，并提出相应的优化方案。
三、预期研究成果本课题预期达到的主要研究成果包括：1. 基于FPGA的全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。
2. 探究全数字锁相环在通信领域和雷达测量领域中的性能和特点，提出相应的设计方案、算法和优化策略。
3. 实现基于FPGA的全数字锁相环并进行实验验证，验证全数字锁相环的性能和可靠性。
四、可行性分析本课题所需要的FPGA平台、实验仪器和相关软件等均已具备条件，并且本课题所涉及的理论和实验技术已经成熟，可行性较高。
一种基于FPGA的全数字锁相环设计陈华君;杨涛【摘要】给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计，以及对其性能进行分析和计算机仿真的具体方法。
该方法采用综合仿真工具Quartus Ⅱ8．0来对数字锁相环进行输入设计、功能时序仿真及器件编程。
仿真结果表明：该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。
%A DPLL based on FPGA by using verilog HDL language is introduced for analyzing the system perfor mance and computer simulation. A comprehensive simulation tool Quartus Ⅱ 8.0. was used to perform input, function al and timing simulation and device programming for digital phase-locked loop. Simulation results show that the automat ic variable module should be added to the traditional digital PLL to shorten the capture time and reduce the conflict a mong the synchronization error.【期刊名称】《物联网技术》【年(卷),期】2011(001)010【总页数】4页(P76-78,81)【关键词】FPGA;verilogHDL;全数字锁相环（DPLL）;自动变模【作者】陈华君;杨涛【作者单位】电子科技大学,四川成都611731;电子科技大学,四川成都611731【正文语种】中文【中图分类】TN914.30 引言数字锁相环中的数字环路滤波器是由模数为K的可逆计数器构成。
基于FPGA的数字锁相环设计李小飞中国科学院国家授时中心，陕西临潼 710600摘要：本文介绍了数字锁相环的基本工作原理。
研究了在数字锁相的基础上实现获取与外标频率同相的编程可变的频率的方法。
同时，利用Verilog语言完成了该研究的基于FPGA芯片的设计实现，并对结果进行了仿真。
关键词：数字锁相环；Verilog；FPGA；同步1 前言锁相技术从30年代开始发展，至今已有半个多世纪，随着现代数字技术的发展，锁相技术也从原来的模拟锁相逐步发展到数字乃至全数字锁相，现在数字锁相环路已在信号处理、调制解调、时钟同步、倍频、频率综合等众多领域得到广泛应用。
基于FPGA的全数字锁相环，具有精度高且不受温度、电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，还可与直接数字频率合成器（DDS）相结合应用在数字通信系统中。
2 锁相环基本原理2.1 锁相环原理锁相环（PLL）技术也称自动相位控制技术，主要由相位比较器（PD 鉴相器），低通滤波器（LPF），压控振荡器（VCO）组成。
图1锁相环原理图其基本原理如下：PD将Vi（t）与V o（t）的相位进行比较，产生一个与二者相位差成正比的误差电压VΦ(t)，VΦ(t)再经由LPF滤波（滤除高频分量），得到控制电压VdΦ(t)，并加到VCO的控制端使VCO压控振荡器输出频率f2向f1靠拢，直至Δf=f2-f1=0，即f2=f1，从而使得Vi（t）、Vo （t）两信号的频率相同而相位差保持恒定（同步），即实现频率自动跟踪和相位锁定。
实际应用中一般在压控振荡器与鉴相器之间加入可控的变模分频器，来得到固定的或是可变的输出频率，输出频率与输入频率之间成比例关系.2.2 全数字锁相环的设计思路：2Nfcf图2 数字锁相环结构图数字锁相环模型是模拟锁相环系统的数字化，一阶数字锁相环的基本结构如图2所示。
主要由鉴相器、K 变模可逆计数器、加减脉冲电路和N 模分频器构成。
目录第一章绪论...................................... 错误!未定义书签。
1.1锁相环技术的发展及研究现状................................................... 错误!未定义书签。
1.2课题研究意义 .............................................................................. 错误!未定义书签。
1.3本课题的设计内容....................................................................... 错误!未定义书签。
第二章 FPGA的设计基础............................. 错误!未定义书签。
2.1硬件设计语言－Verilog HDL..................................................... 错误!未定义书签。
2.2 FPGA的设计流程 ......................................................................... 错误!未定义书签。
第三章锁相环的原理. (2)3.1全数字锁相环基本结构 (3)3.2全数字锁相环的工作原理 (4)第四章数字锁相环的设计 (5)4.1基于FPGA的数字锁相环总体设计方案 (5)4.2数字鉴相器的设计 (6)4.3 K变模可逆计数器的设计 (7)4.4脉冲加减器的设计 (10)4.5 N分频器的设计 (12)第五章实验仿真与调试 (14)5.1数字锁相环的仿真 (14)5.2数字锁相环的系统实验 (15)结束语 (19)参考文献 (20)附录 (21)第一章锁相环的原理许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，原理框图如图3-1所示。
锁相环的工作原理如下：1. 压控振荡器的输出经过采集并分频；2. 和输入信号同时输入鉴相器；3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4. 控制VCO，使它的频率改变；5. 这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。
图3-1锁相环原理框图锁相环可以用来实现输出和输入两个信号之间的相位同步。
当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。
这时，压控振荡器VCO按其固有频率fv进行自由振荡。
当有频率为fR的参考信号输入时，Ur 和Uv同时加到鉴相器进行鉴相。
如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。
环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。
这时我们就称环路已被锁定。
环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。
锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。
1.1全数字锁相环基本结构随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。
数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。
所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。
数字锁相环的优点是电路最简单有效，可采用没有压控的晶振，降低了成本，提高了晶振的稳定性。
但缺点是和模拟锁相环一样，一旦失去基准频率，输出频率立刻跳回振荡器本身的频率；另外还有一个缺点，就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。
随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。
由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。
全数字锁相环主要由数字鉴相器、数字环路滤波器及数控振荡器三部分组成如图3-2所示。
其中数字环路滤及数控振荡器的时钟由外部晶振提供。
不用VCO，可大大减轻温度及电源电压变化对环路的影响。
同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。
1.2全数字锁相环的工作原理当环路失锁时，数字鉴相器比较输入信号和输出信号之间的相位差异，并产生数字环路滤波器的计数方向控制信号。
数字环路滤波器根据计数方向控制信号调整计数值，方向控制信号为高进行减计数，并当计数值到达0时，输出借位脉冲信号；为低进行加计数，并当计数值达到预设的值时，输出进位脉冲信号；数控振荡器则根据进位脉冲信号和借位脉冲信号在电路输出信号中进行脉冲的增加和扣除操作，来调整输出信号的频率。
重复上面的调整过程，当环路进入锁定状态时，数字鉴相器的方向控制信号输出为一占空比50%的方波，而数字环路滤波器则周期性地产生进位脉冲输出和借位脉冲输出，导致脉冲加减电路的输出周期性的加入和扣除半个脉冲。
这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。
数字环路滤波器的性能优劣会直接影响到跟踪环路的性能。
而采用数字化的K变模可逆计数器便于调试参数和提高系统可靠性。
K变模可逆计数器的输出要直接控制频率合成器产生相应频率，使本地伪码能够准确跟踪发端信息。
数字锁相环环中使用的K变模可逆计数器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。
适当选择K模的参数，可以改善环路的性能。
K变模可逆计数器的设计原理是建立在模拟环路滤波器的。
第二章数字锁相环的设计2.1基于FPGA的数字锁相环总体设计方案输出和借位脉冲输出，导致脉冲加减电路的输出周期性的加入和扣除半个脉冲。
这种PLL 的设计方法，利用Verilog HDL 语言为设计提供了极大的便利和性能保证。
PLL 中可逆计数器模值可随意修改，来控制PLL 的跟踪补偿和锁定时间；同时，N 分频器的分频值也可随意改变，使PLL 可跟踪不同中心频率的输入信号，而这些只需在设计中修改几行代码即可完成。
另外，设计好的PLL 模块还可作为可重用的IP 核，应用于其他设计。
假设输入信号的频率为Hz f i 1200=，则位同步输出信号频率Hz f o 1200=，脉冲加减器输出信号频率02f N f m ⨯=，则其时钟频率o m f N f ⨯=21；K 变模可逆计数器工作时钟可设为o Mf 这里的M 、N 值一般均为的整数次幂，他们之间的具体关系需根据确定。
2.2 数字鉴相器的设计鉴相器元件图如图4-2所示。
两个输入信号通过鉴相器，鉴相器检测输入波形的异同，并输出两波形的相位差，以此鉴别两波形相位关系。
图4-2 鉴相器元件图图4-2中，fin 端和fout 端都为输入端，fin 是外部输入波形，fout 是锁相后输出的波形，fin 、fout 输入信号都为方波；se 端为输出端，输出信号为方波。
常用的鉴相器有两种类型：异或门（XOR ）鉴相器和边沿控制鉴相器（ECPD ），本设计中采用异或门（XOR ）鉴相器。
异或门鉴相器比较输入信号fin 相位和输出信号fout 相位之间的相位差Фse=Фfin-Фfout ，并输出误差信号se 作为K 变模可逆计数器的计数方向信号。
环路锁定时，se 为一占空比50%的方波，此时的绝对相位差为90°。
因此异或门鉴相器相位差极限为±90°。
数字鉴相器工作流程图如图4-3所示，当模块运行之后，鉴相器会将外部输入信号fin 和fout 进行比较，如果两个信号电平相同，相位差信号se 输出就为高电平；如果两个信号电平不一致，则相位差信号se 输出就为低电平。
从而起到了鉴别波形相位的作用。
开始fin 与fout 电平是否相同N Y结束se 输出低电平se 输出低电平图4-3 数字鉴相器工作流程图数字鉴相器仿真如图4-4所示，当fin 和fout 波形电平相同的时候se 输出低电平，当两波形电平不相同时，se 则会输出高电平。
图4-4 数字鉴相器仿真波形2.3 K 变模可逆计数器的设计K 变模可逆计数器根据鉴相器产生的相位差信号来进行加减运算，计数器根据输出结果生成输出进位脉冲和借位脉冲。
图4-5 K 变模可逆计数器元件图K变模可逆计数器的元件图如图4-5所示，图中kclock、reset、se、enable 都为输入端，其中kclock输入信号为系统时钟方波，reset和enable输入信号为高低电平，电平从外部输入，se为鉴相器输出的相位差信号，kmode输入为三位二进制数，数值在模块内部设置；carryo和borrow为输出端，输出信号都为脉冲，脉冲分别输入到脉冲加减器中的inc和dec端口中。
K变模可逆计数器将异或鉴相器产生的相位差信号se加到K变模可逆计数器的输入端，计数器初始值设为kmode；进位脉冲到来时，可逆计数器加1，借位脉冲到来时，可逆计数器减1。
经过一段时间的计数后，当可逆计数器为ktop 时，表示本地信号超前， K变模可逆计数器输出扣脉冲信号，可逆计数器复位为kmode；当可逆计数器为0时，表示本地信号滞后， K变模可逆计数器输出增脉冲信号，可逆计数器复位为kmode。
在DPLL的基本结构中，K变模可逆计数器始终起作用。
