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第四章 同步时序逻辑电路

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同步和异步时序逻辑电路的原理

同步和异步时序逻辑电路的原理

同步和异步时序逻辑电路的原理
同步时序逻辑电路和异步时序逻辑电路是数字电路中常见的两种
设计方式。

同步时序逻辑电路的设计原理是基于时钟信号，即在设计电路中
需要引入一个时钟信号作为同步时序电路的控制信号。

同步电路中各
个逻辑门的输入信号只能在时钟上升沿之前稳定，而在时钟上升沿后，所有逻辑门输出信号也都会变成稳定的。

同步电路的时钟控制能够确
保电路的正确性，并且在同步时序电路中，设计师只需要考虑时序问题，简化了设计流程。

异步时序逻辑电路则没有时钟信号控制。

其设计原理是基于信号
的时序间隔，该电路中每一个逻辑门的输入信号在数学“连续性”的
要求下改变其状态，没有同步电路中严格的时钟同步。

异步电路跨越
时序间隔的时间存在一定的延迟，需要设计者考虑信号传播的速度和
稳定性等问题，所以相对来说设计复杂度较高。

综上所述，同步时序逻辑电路和异步时序逻辑电路分别适用于不
同的应用场景，设计时需要根据具体情况进行选择。

同步时序逻辑电路逻辑电路可分为组合逻辑电路和时...

同步时序逻辑电路逻辑电路可分为组合逻辑电路和时...

根据时序电路的输出是否与输入x1 , …, xn有关可以把同步 时序逻辑电路分为Mealy型和Moore型。Mealy型同步时序 逻辑电路的输出由输入x1 , …, xn和现态决定：
Z i f i ( x1 , , xn , y1 , , yr ) Y j g j ( x1 , , xn , y1, , yr ) Z i f i ( y1 , , yr )
4.1 同步时序逻辑电路模型
同步时序逻辑电路具有统一的时钟信号。时钟信号通常是 周期固定的脉冲信号。同步时序逻辑电路在时钟信号的控 制下工作，其电路中的各个单元、器件在时钟信号到来时 读取输入信号、执行响应动作。
4.1.1 同步时序逻辑电路结构 同步时序逻辑电路在结构上可分为组合逻辑电路部分 和存储电路部分，并且存储电路受时钟信号控制。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
4.2.3 JK触发器
JK触发器除时钟信号输入端外有J、K两个输入端，具有置 0，置1，翻转及保持四种功能，是一种功能较强的触发器。 JK触发器的状态方程为：
Q( n1) JQ KQ

同步时序逻辑电路

同步时序逻辑电路

同步时序逻辑电路
1 同步时序逻辑电路
同步时序逻辑电路是一种用来控制时序操作的电路，通过触发信
号（如时钟）而进行操作，因此也称为时钟触发逻辑电路。

其主要特
点是时序控制，允许用单一、重复性的动作运行复杂的系统。

2 同步时序逻辑电路的构成及功能
同步时序逻辑电路由触发器、时钟产生器、选择器、计数器和解
码器等逻辑单元构成。

它们在不同情况下结合构成了不同的逻辑电路：触发器：触发器是一种电路元件，可以接收输入信号并转换为输
出信号。

它具有双向独立开关，发出一个时钟信号，也可用于构建数
字可控继电器。

时钟产生器：时钟产生器是一种按照一定时间间隔不间断发出时
钟信号的电路，其中的时钟信号必须精确、稳定可靠。

选择器：选择器是一种多通道电路，用来选择某个特定的通路。

计数器：计数器是一种针对某一特定输入时钟信号（即触发信号）发出的计算器，每次输入都会增加一次，然后根据预设的模式发出相
应的输出。

解码器：解码器是一种电子器件，它能够将信号进行解码转换，
将多个信号解码成一个独立信号或信号组，用以控制其他电路元件。

3 应用
同步时序逻辑电路广泛应用于各种自动化系统，如计算机、飞机控制技术，汽车工业、通信设备等领域，特别是用于软件的可编程控制器（PLC）中，实现了自动化设备的复杂操作流程。

4 优点
同步时序逻辑电路可以根据需要预设指令程序，并且可以控制复杂机器的执行操作，同样也可以用于单个机器的信号输入和输出，具有高效率、可编程性以及实现简易性等特点，而且不会受到外部环境的干扰。

第4章 时序逻辑电路设计

第4章 时序逻辑电路设计
时序逻辑电路是具有记忆功能的逻辑电路，记忆元件 一般采用触发器。因此，时序逻辑电路由组合电路和 触发器组成，其等效模型如图4.5所示。
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);

同步时序逻辑电路分析

同步时序逻辑电路分析

.同步时序逻辑电路的解析一.解析的目的：得出时序电路的逻辑功能。

二.解析的方法 (步骤 )：1、写方程式（1）时钟方程： CP 的逻辑式（2）输出方程：时序电路输出逻辑表达式，它平时为现态的函数。

（3）驱动方程：各触发器输入端的逻辑表达式。

（4）状态方程：把驱动方程代入相应的触发器的特点方程，即可求出各个触发器次态输出的逻辑表达式。

2、列真值表；3、画状态变换图；4、画时序图；5、逻辑功能说明：由状态表归纳说明给定的时序电路的逻辑功能；6、检查电路能否自启动。

注意：常有时序电路：1）计数器：同（异）步N 进制加（减）法计数器。

2）寄存器三．时序逻辑电路中的几个看法说明1.有效状态与有效循环有效状态：在时序电路中，凡是被利用了的状态，都称为有效状态。

有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环。

2.无效状态与无效循环无效状态：在时序电路中，凡是没有被利用的状态，都叫无效状态。

无效循环：在时序电路中，若是无效状态形成了循环，那么这种循环就称为无效循环。

3.电路能自启动与不能够自启动能自启动：在时序电路中，诚然存在无效状态，但是它们没有形成循环，这样的时序电路叫能够自启动的时序电路。

不能够自启动：在时序电路中，既有无效状态存在，且它们之间又形成了循环，这样的时序电路被称之为不能够自启动的时序电路。

在这种电路中，一旦因某种原因使循环进入无效循环，就再也回不到有效状态了，所以，再要正常工作也就不能能了。

四．同步时序电路的解析举例例 1 试解析以下列图的时序电路的逻辑功能&Y FF0FF 1FF2Q0Q11J Q21J1JC1C1C11k1k1kQ0Q1Q2 CP解：（1）写方程式时钟方程：CP0 CP1CP2CP输出方程：Y Q2n Q1n Q0n驱动方程：J 0Q2n K 0Q2nJ1Q0n K 1Q0nJ 2Q n K2Q n 11状态方程：把驱动方程分别代入特点方程JK 触发器的特点方程：Q n 1JQ n KQ n（6-2-4 ），得状态方程：Q0n 1J 0 Q0n K 0 Q0n Q2n Q0n Q2n Q0n Q2n（）Q n 1J Q n K Q n Q n Q n Q n Q n Q n1111101010Q2n 1J 2Q2n K 2Q2n Q1n Q2n Q1n Q2n Q1n（2）列状态表依次假设电路得现态Q2n Q1n Q0n，代入状态方程式和输出方程式，进行计算，求出相应得次态和输出，结果见状态表现态次态输出Qn Q n nQn 1 Q n 1n 1Y2Q 02Q 01111111 111111 1111110 11110 110 0111 11111（3）画出状态图/1/1/1/1/10 0 00 0 10 1 11 1 11 1 01 0 0/0（a ）有效循环/1010101/1（b ）无效循环（4）画时序图.CP1110000 Q01110000 Q11110000 Q2111111Y0（5）电路功能说明由状态图和时序图可知，该电路是一个 6 次 CP 脉冲一循环的序次发生器，又称为节拍发生器。

第4章 时序逻辑电路

第4章 时序逻辑电路


建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间

保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
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2.4 D触发器

带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出

D锁存器状态表、状态图和特征方程
状态转移表

D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器

由一对主、从D锁存器构成
主

D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构


Moore型：输出信号仅依赖于当前状态。
输出=G(现态)


在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态

数字电子技术基础第四章习题及参考答案

数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。

CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。

设触发器的初始状态为Q0=0，Q1=0。

D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。

CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。

图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。

CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。

Y图4-67．分析图4-7所示电路的逻辑功能。

（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。

CP图4-78．时序逻辑电路分析。

电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。

并说明电路的功能。

1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。

1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。

（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。

第四章同步时序逻辑电路逻辑电路可分为组合逻辑电路和时


组合逻辑电路的模型：
x1
输入
xn
组合 逻辑 电路
F1
输出
Fm
Fi fi (x1,, xn ) i 1,, m
2 触发器
触发器是一种具有两个稳定状态、并且能可靠地设置其状 态的电路单元。触发器通常由逻辑门构成。
同步时序逻辑电路中常常用触发器作为存储元件。
4.2.1 RS触发器
1. 基本RS触发器
4.2.2 D触发器
D触发器除时钟信号输入端外有一个输入端D，具有置0、 置1的功能。D触发器受时钟信号控制，只有当时钟信号 有效时，才能通过输入端D设置其状态；若时钟信号无效， 无论输入端D是什么信号，D触发器保持先前的状态不变。
D触发器的状态方程为：
Q(n1) D
为避免“空翻”现象，实际使用的D触发器采用了维持阻 塞结构，称为维持阻塞D触发器。维持阻塞D触发器在时 钟信号的上升沿采样输入端D并设置状态，具有较高的稳 定性和可靠性。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
在不完全确定状态表中，判断两个状态是否相容的条件是： 在所有的输入条件下，

四时序电路状态分析

第四章时序电路（Sequental Circuits ）4．3 同步时序电路4．3．1 mealy 和moore 模型mealy 和moore 是时序电路最主要的二形式。

mealy 时序电路模型moore 时序电路模型同步时序电路的记忆电路由触发器构成，存储与更新状态信息。

二组合逻辑模块对输入和触发器输出信息进行转换。

输入逻辑产生对触发器的激励，输出逻辑则产生所需输出。

OI OImealy 时序电路的输出是I 、S 的函数。

Moore 时序电路的输出仅是S 的函数。

4．3．2 时序电路的表述。

逻辑图，术语，状态图，符号状态表，代码状态表，激励表，激励方程，定时波形图。

时序电路状态机制中所用变量术语：输入变量：所有进入时序电路的外部变量。

输出变量：所有从时序电路发出的变量。

状态变量：触发器的输出，亦即时序电路的状态。

激励变量：触发器之输入。

因其“激励”触发器改变而得名。

激励变量就是触发器的J 、K 、R 、S 、D 、T 端，由输入组合逻辑对输入变量和状态变量逻辑运算产生。

状态变量是激励变量的函数。

状态：触发器的内容及输出。

时序电路的每个状态都必须是唯一的和不相互模糊。

时序电路的可能状态数 Y ＝2X （X ：触发器数）。

时序电路的当前态（PS:Present state ）、下态(NS: Next state)。

S t －1S tSt －1tClkt ＋1S t ＋1触发器所表示的时序电路状态只在时钟沿改变，所以以时钟沿分割状态。

现态（当前态）PS：在t时段的状态变量值。

下态（次态）NS：相对于t时段，时钟沿后t＋1时段的状态值。

例：简单状态表。

时序电路状态图（state diagram）用抽象符号表示状态及其转换情况。

mealy型时序状态表示：例：X:输入变量。

Y：输出变量。

A、B：表示不同状态。

X/Z：表示输入/输出。

Moore 型时序状态表示：例：JK 触发器moore 型状态图表示。

同步时序逻辑电路设计的一般步骤

同步时序逻辑电路设计的一般步骤引言：同步时序逻辑电路是现代电子系统中的重要组成部分，它们用于处理时序关系和同步信号。

在设计同步时序逻辑电路时，需要遵循一定的步骤，以确保电路的正确性和稳定性。

本文将介绍同步时序逻辑电路设计的一般步骤。

一、确定需求和规格在设计同步时序逻辑电路之前，首先需要明确需求和规格。

这包括确定电路的功能、输入和输出信号的特性、时钟频率要求等。

需求和规格的明确性对于后续的设计步骤至关重要，因此需要仔细分析和确认。

二、确定逻辑功能根据需求和规格，确定逻辑功能是设计同步时序逻辑电路的关键步骤。

逻辑功能可以通过真值表、状态图或状态表等方式进行描述。

在这一步骤中，需要考虑电路的输入和输出信号之间的逻辑关系，以及电路中各个元件的工作方式。

三、设计状态机在同步时序逻辑电路的设计中，常常需要使用状态机来描述电路的行为。

状态机可以通过状态图或状态表等方式进行设计。

在设计状态机时，需要确定状态的个数、状态之间的转换条件和输出条件。

状态机的设计需要考虑电路的功能和时序关系，确保电路能够按照需求正确地工作。

四、设计时钟信号时钟信号在同步时序逻辑电路中起到关键的作用，它用于同步各个元件的操作。

在设计时钟信号时，需要考虑时钟频率、时钟的占空比和时钟的相位关系等因素。

时钟信号的设计需要满足电路的时序要求，以确保电路的正确性和稳定性。

五、选择元件和电路结构在同步时序逻辑电路的设计中，需要选择适当的元件和电路结构来实现逻辑功能和时序关系。

常用的元件包括触发器、计数器、多路选择器等。

常用的电路结构包括级联、并联、反馈等。

在选择元件和电路结构时，需要考虑元件的特性和电路的复杂度，以及电路的性能和可靠性要求。

六、进行逻辑仿真和时序分析在设计同步时序逻辑电路之后，需要进行逻辑仿真和时序分析来验证电路的正确性和稳定性。

逻辑仿真可以通过软件工具进行，用于验证电路的逻辑功能是否符合设计要求。

时序分析可以通过时序分析工具进行，用于验证电路的时序关系是否满足设计要求。

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它由四个与非门构成。 其中，与非门G1、G2 构成基本R-S触发器； 与非门G3、G4组成控 制电路，通常称为控制 门。
（1）无时钟脉冲作用（即时钟控制端C为0）时：控 制门G3、G4被封锁。此时，不管R、S端的输入为 何值，两个控制门的输出均为1，触发器状态保持不 变。 （2）有时钟脉冲作用（即时钟控制端C为1）时: 控 制门G3、G4被打开，这时输入端R、S的值可以通 过控制门作用于上面的基本R-S触发器。

实际应用中，往往要求触发器按一定的时 间节拍动作，即让触发器状态的变化由时 钟脉冲和输入信号共同决定。因此，在触 发器的输入端增加了时钟控制信号，这类 触发器由时钟脉冲确定状态转换的时刻(何 时转换)，由输入信号确定触发器状态转换 的方向(如何转换)。这种具有时钟脉冲控制 的触发器称为“时钟控制触发器”或者 “定时触发器”。
20



4.2.1 R － S 触发器
1.基本 R － S 触发器


由两个与非门交叉耦合构成，其逻辑图和逻辑 符号分别如图所示。 图中，Q和Q为触发器的两个互补输出端；R 和S为触发器的两个输入端，R称为置0端或者 复位端，S称为置1端或置位端；
21

工作原理： （1）若R=1,S=1，则触发器保持原来状态不变。 假定触发器原来的状态为Q=0,Q=1，由于与非门G2的输 出为0，反馈到与非门G1的输入端，使Q保持1不变，Q 为1 又反馈到与非门G2的输入端，使G2的两个输入均维持1， 从而保证输出为0 ； 假定触发器原来的状态为Q=1,Q=0，那么Q为0反馈到与 非门G2的输入端，使Q保持1不变，此时与非门G1的两个 端入均为1，所以Q保持0。 （2）若R=1,S=0,则触发器置为1状态。 无论触发器原来处于何状态，因为S为0，必然使与非门 G2的输出Q为1，且反馈到与非门G1的输入端，而此时门 G1的另一个输入R也为1，故门G1输出Q为0，使触发器状 态为1。该过程称为触发器置1。
19

它具有如ห้องสมุดไป่ตู้特点：
☆ 有两个互补的输出端Q和Q； ☆ 有两个稳定状态。通常将Q=1和Q=0称为“1”状 态，而把Q=0和Q=1称为“0” 状态。当输入信号不发 生变化时，触发器状态稳定不变； ☆ 在一定输入信号作用下，触发器可以从一个稳 定状态转移到另一个稳定状态。通常把输入信号作用 之前的状态称为现态,记作Qn 和Qn ，而把输入信号作 用后的状态称为触发器的次态,记作Q(n+1) 和Q(n+1) 。 为了简单起见，现态一般省略的上标n ，就用Q 和 Q 表示。显然，次态是现态和输入的函数。 触发器是存储一位二进制信息的理想器件。集成触 发器的种类很多，分类方法也各不相同，但其结构都 是由逻辑门加上适当的反馈线耦合而成。

12


3．次态函数表达式 ：次态函数用来反映同步 时序电路的次态y(n+1)与激励函数Y和电路现态y 之间的关系，它与触发器类型相关。其函数表 达式为 y(n+1)l = kl(Yj，yl) j=1,2,…,r ； l=1,2 ,…，s 对于任何一个同步时序电路，一旦上述3组函 数被确定，则其逻辑功能便被唯一确定。
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28



在时钟控制触发器中，时钟信号C是一种固定的时间基 准，通常不作为输入信号列入表中。对触发器功能进行 描述时，均只考虑时钟作用(C=1)时的情况。 注意！时钟控制R-S触发器虽然解决了对触发器工作 进行定时控制的问题，而且具有结构简单等优点，但依 然存在如下两点不足： 输入信号不能同时为1，即R、S不能同时为1； 可能出现“空翻”现象。所谓“空翻”是指在同一个时 钟脉冲作用期间触发器状态发生两次或两次以上变化的 现象。 引起空翻的原因是在时钟脉冲作用期间，输入信号依然 直接控制着触发器状态的变化。具体说，当时钟C为1时， 如果输入信号R、S发生变化，则触发器状态会跟着变化， 从而使得一个时钟脉冲作用期间引起多次翻转。“空翻” 将造成状态的不确定和系统工作的混乱，这是不允许的。 因此，时钟控制R-S触发器要求在时钟脉冲作用期间输 入信号保持不变。 29
22

（3）若R=0,S=1,则触发器置为0状态。 与(2)的过程类似，不论触发器原来处于0状态还是1状 态,在R端的负脉冲或低电平作用下，触发器的状态肯定为 0。这个过程称为触发器置0。
（4）不允许出现R=0,S=0。 因为当R和S端同时加上负脉冲或低电平时，将使两个 与非门的输出Q和Q均为高电平，破坏了触发器两个输出 端的状态应该互补的逻辑关系。此外，当这两个输入端的 低电平同时被撤消时，触发器的状态取决于两个门电路的 时间延迟。若G1的时延大于G2，则Q端先变为0,使触发器 处于0状态；反之，若G2的时延大于G1，则Q端先变为0， 从而使触发器处于1状态。通常，两个门电路的延迟时间 是难以预测的，因而在将低电平同时撤去后触发器的状态 不确定，这是不允许的。因此，规定R和S不能同时为0。
11



1．输出函数表达式 ：是一组反映电路输出Z与 输入x和状态y之间关系的表达式。 Zi = fi(x1，…，xn ,y1,…，ys) i=1,2,…,m （Mealy型电路） Zi = fi(y1，…，ys) i=1,2,…,m （Moore型电路）
2．激励函数表达式 ：激励函数又称为控制函 数，它反映了存储电路的输入Y与输入x和状态 y之间的关系。其函数表达式为 Yj = gj(x1，…，xn,y1,…，ys) j=1,2,…,r
26






具体如下： 当R=0,S=0时，控制门G3、G4的输出均为1，触 发器状态保持不变； 当R=0,S=1时，控制门G3、G4的输出分别为1和0， 触发器状态置成1状态； 当R=1,S=0时，控制门G3、G4的输出分别为0和1， 触发器状态置成0状态； 当R=1，S=1时，控制门G3、G4的输出均为0，触 发器状态不确定（不允许）。 由此可见，这种触发器的工作过程是由时钟信号C 和输入信号R、S共同作用的；时钟C控制转换时 间，输入R和S确定转换后的状态。

4


1.同步时序电路 电路中有统一的定时信号，存储电路由带有 时钟控制端的触发器组成，各触发器的时钟端 均与统一的时钟脉冲信号相连接，电路状态在 时钟脉冲控制下发生转换，即电路状态的改变 依赖于输入信号和时钟脉冲信号。 2.异步时序逻辑电路 异步时序逻辑电路的存储电路可由触发器 或延时元件组成，电路中没有统一的时钟信号 同步，电路输入信号的变化将直接导致电路状 态的变化。

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根据电路的输出是否与输入直接相关，时序逻 辑电路可以分为Mealy型和Moore型两种不同 的模型。 1．Mealy型电路：若时序逻辑电路的输出 是电路输入和电路状态的函数，则称为Mealy 型时序逻辑电路。
2．Moore型电路：若时序逻辑电路的输出 仅仅是电路状态的函数，则称为Moore型时序 逻辑电路。 换而言之，Mealy型电路的输入和输出之间 存在直接联系，而Moore型电路则是将全部输 入转换成电路状态后再和输出建立联系。
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三、状态图

状态图：是一种反映同步时序电 路状态转换规律及相应输入、输出 取值关系的有向图。 在状态图中，用圆圈表示电路的 状态，连接圆圈的有向线段表示状 态的转换关系，箭头的起点表示现 态，终点表示次态，当某一箭头起 止于同一状态时，表明在指定输入 下状态保持不变。 Mealy型电路状态图的形式如图 所示。图中，在有向箭头的旁边标 出发生该转换的输入条件以及在该 输入和现态下的相应输出。
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•4.1 时序逻辑电路模型

4.1.1时序逻辑电路结构
由于时序逻辑电路的输出不仅取决于当时的 输入，而且还与电路过去的输入有关，故必须 具有记忆功能，以便保存过去的输入信息。因 此，它由组合电路和存储电路两部分组成，通 过反馈回路将两部分连成一个整体。
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图中，x1,…，xn为时序逻 辑电路的输入信号，又称为 组合电路的外部输入信号； Z1,…，Zm为时序逻辑电路 的输出信号，又称为组合电 路的外部输出信号；y1,… ， yr为时序逻辑电路的“状 态”，又称为组合电路的内 部输入信号；Y1,…，Yr为时 序逻辑电路中的激励信号， 又称为组合电路的内部输出 信号，它决定电路下一时刻 的状态；CP为时钟脉冲信号， 它是否存在取决于时序逻辑 电路的类型。
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逻辑功能及其描述 由与非门构成的R-S触 发器的逻辑功能如表所示。 表中“d”表示触发器次态 不确定。
用卡诺图化简后，可得到该触发器的 次态方程： Q(n+1) = S + R· Q 因为R、S不允许同时为0，所以输入 必须满足约束条件： R+S=1(约束方程)
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2.时钟控制 R － S 触发器
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Moore型电路状态表的格式 如表所示。考虑到Moore型电 路的输出Z仅与电路的现态y 有关，为了清晰起见，将输出 单独作为一列，其值完全由现 态确定。至于次态y(n+1)，依 然和Mealy型电路状态表中一 样，由输入的取值组合和现态 共同确定。 状态表是同步时序电路分 析和设计中常用的工具，它非 常清晰地给出了同步时序电路 在不同输入和现态下的次态和 输出。
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Moore型电路状态图的形式 如图所示，除了把电路输出 标在圆圈内的状态右下方之 外，其他和Mealy型电路相同。
用状态图描述同步时序电路的 逻辑功能具有直观、形象等优 点。它和状态表一样，是同步 时序电路分析和设计的重要工 具。
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状态表和状态图之间的转换
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4.2触发器



触发器是一种存储元件，在电路中用来 “ 记 忆 ” 电路过去的输入情况。 一个触发器具有两种稳定的状态 , 一个称之为 “0” 状态，另一种称之为 “1” 状态。在任何 时刻 , 触发器只处于一个稳定状态 , 当触发脉 冲作用时 , 触发器可以从一种状态翻转到另一 种状态。 常用的触发器有 R–S 触发器 , D 触发器 J – K 触发器和 T 触发器。