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全数字锁相环及其数控振荡器的FPGA 设计邵 帅1,李曼义1,刘丹非2,和 伟1,李树晨1(1.云南师范大学物理与电子信息学院 云南昆明 650092;2.云南师范大学计算机科学与信息技术学院 云南昆明 650092)摘 要:全数字锁相环(A DPL L )在数字通信领域有着极为广泛的应用。
由于SoPC 技术的发展和F PG A 的工作频率与集成度的提高,在1块F PG A 芯片上集成整个系统已成为可能。
以片内同时嵌入CP U 和全数字锁相环为目的,结合现阶段的相关研究成果,简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理,详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出部分V HDL 设计程序代码和仿真波形。
在此数控振荡器的设计中引入翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的。
关键词:全数字锁相环;数控振荡器;翻转触发器;V HD L;SoPC;FPG A中图分类号:T N76 文献标识码:B 文章编号:1004-373X(2008)10-001-02Design of All Digital Phase -locked Loop and Digital Control Oscillator Based on FPGASH AO Shuai 1,LI M any i 1,L IU Danfei 2,H E Wei 1,LI Shuchen 1(1.Physics and Electronics Info rm ation Inst itute,Yunnan N ormal U ni v ersity ,Kunming ,650092,China; puter Science and Inf ormat i o n T ec hnolog y Institute,Yunnan Normal Uni v ersit y,K unming,650092,China)Abstract :A ll Dig ital Phase -L o cked Lo op (A DPL L )is generally used in dig ital co mmunication f ield.T he w ho le system on chip can be achiev ed due t o development o f So PC and F PG A.Considering t he relevant resea rch achievements and t he tech -niques of embedded CP U and A DPL L ,the system str ucture and the principle of A DP LL is intro duced in the paper.A design way of a dig ital contr ol o scillator that w ill incr ease synchronous range o f AD PL L is discussed in detail,and the pa rtial V HDL co de and simulatio n w avefor m is g iven.In this design,tog gle flip flo p is ment ioned.O utput fr equency of DCO is incr eased by T FF chang e.Finally ,sy nchro no us r ang e of A DPL L is increased.Keywords :all digital phase -locked loo p;dig ita l contro l o scillator ;tog g le flip flo p;VH DL ;So PC;F PG A收稿日期:2007-10-31基金项目:国家自然科学基金资助项目(50367001)与传统的模拟锁相环相比较,全数字锁相环(AD -PL L)在抗干扰能力和可靠性方面都有着明显的优势。
安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3*******院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。
本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。
接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。
关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间Design and research of ALL Digital Phase-LockedLoopAbstractThe design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principleKeywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time目录1．绪论 (1)1.1 课题研究的目的意义 (1)1.2 锁相环的发展历程 (1)1.3 研究和发展 (2)1.4 设计工具及设计语言 (3)2. 全数字锁相环的结构与工作原理 (4)2.1 鉴相器 (6)2.2 变模可逆计数器（模数K可预置） (7)2.3 加/减脉冲控制器 (7)2.4 除H计数器 (7)2.5 除N计数器 (7)3. 全数字锁相环模块的设计与仿真 (7)3.1 鉴相器的设计 (7)3.2 数字环路滤波器的设计 (9)3.3 用VHDL语言实现除H计数器 (12)3.4 用VHDL语言实现加/减脉冲控制器 (12)3.5 除N计数器（分频器）的实现 (13)4. 全数字锁相环的整体仿真 (14)5. 结语与展望 (16)5.1 总结 (16)5.2 展望 (16)主要参考文献 (17)致谢 (18)1 绪论1.1 课题研究的目的意义本次进行研究的课题是全数字锁相环。
科技与创新┃Science and Technology&Innovation ·138·2020年第17期文章编号：2095－6835（2020）17－0138－02一种FPGA实现的全数字锁相环＊阎昌国，李青，马登秋，安玉（遵义师范学院工学院，贵州遵义563006）摘要：锁相环技术是新能源并网发电的关键技术之一。
针对传统锁相环存在零点漂移、精度低、易受温度影响的缺点，提出了一种用FPGA实现的全数字锁相环。
详细分析了全数字锁相环的工作原理，完成了该全数字锁相环的FPGA设计与实现。
最终通过逻辑仿真与实验证实，该全数字锁相环能有效地跟踪电网电压的频率与相位，具备精度高、不受温度影响、具备可编程能力等优点。
关键词：锁相环；全数字；FPGA；逻辑仿真中图分类号：TM46文献标识码：A DOI：10.15913/ki.kjycx.2020.17.059随着科学技术的快速发展，锁相环技术已被广泛地应用在了通信、测量、自动控制等领域[1-3]。
面对当下改善生态环境、解决能源短缺的紧迫问题，诸如太阳能、风能、核能等新能源发电成了良好的方案，其并网运行的应用便成为了潮流趋势[4-6]。
其中，新能源发电系统能否实现并网运行，关键技术就在于锁相环是否能够有效并准确地保证并网逆变器输出的电流始终跟随电网电压的频率与相位。
而传统的锁相环主要由模拟电路实现，因存在直流零点漂移与器件饱和现象，易受温度与电源的影响，会导致锁相环跟踪精度下降[7]。
EDA（电子设计自动化）技术的发展，为克服模拟电路固有缺陷实现全数字化提供了良好的路径[8]。
为此，本文以FPGA（现场可编程门阵列）为载体，提出了一种全数字锁相环的实现方案，详细分析了该方案的工作原理，通过逻辑仿真与实验结果表明该方案能有效地跟踪电网电压频率与相位，可以应用到新能源并网发电系统中。
1工作原理分析全数字锁相环的原理图如图1所示，它主要由鉴相器、K模可逆计数器、脉冲加减控制电路与N分频电路四个部分组成。
８期侯卫民等：基于ＦＰＧＡ的数字锁相环的研究与实现或者滞后输入码元相位大于相位调整步长时，锁定检测器的输出信号ｌｏｃｋ为低电平，环路进入调整状态。
图４锁定检测器模块３．４数控振荡器的设计数控振荡器的功能是产生同步时钟信号，它的控制信号来自数字滤波器的输出信号ｉｎｃ和ｄｅｃ以及锁定检测信号ｌｏｃｋ，本文中的数控振荡器是由添扣门和ｍ分频器（本文中ｍ取值为１６）构成，与门１、与门２、与门３构成添门，与ｆ－Ｉ４构成扣门。
在系统没有到达锁定状态时，／ｌｏｃｋ信号保持高电平，若滤波器输出了一个扣脉冲信号ｄｅｃ加到扣门，扣除一个时钟周期，这样分频器的输出脉冲相位就滞后了１／ｍ图５数控振荡器模块个周期。
若滤波器输出了一个添脉冲信号到添门，控制添门打开，加入一个晶振脉冲（ｃｌｋ６４Ｍ）到或门。
由于添加到添门的时钟信号（ｃｌｋｌ６Ｍ２ｎ）与添加到扣门的时钟信号（ｃｌｋｌ６Ｍ１）频率相等，相位相差９００，即这两路时钟信号在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，就是分频器输入端添加了一个脉冲，这样分频器输出相位提前了１／ｍ周期，整个数字锁相环按上述方式，反复调整本地时钟相位，直到本地同步时钟信号相位滞后输入码元小于２宵ｒ／ｍ，此时锁定检测信号／ｌｏｃｋ变为低电平，这时或门的输出信号就是ｃｌｋｌ６Ｍ１，经过ｍ分频器后，本地同步信号不再发生相位改变。
４仿真结果ｊ７针对上面的设计，用ＶＨＤＬ语言在ＩＳＥ７．１开发环境下，实现了数字锁相环的设计，并在Ｍｏｄｅｌｓｉｍ６．０下进行仿真，结果如下图所示。
图６有相位检测器情况的系统仿真波形９８微计算机应用２００８矩图７无相位检测器情况的系统仿真波形图６表示有相位检测器情况的系统仿真波形图，由图６可以看出，在环路工作初期本地时钟信号滞后与输人码元，经过环路的反复跟踪，在３０ｕｓ左右系统进入锁定状态，此时本地时钟信号相位滞后于输入码元并且滞后相位小于调整步长，因此锁定检测器输出为高电平，本地同步时钟相位不再进行调整图７是没有相位检测电路的仿真结果，可以看出，系统在３０ｕｓ时系统进入锁定状态后，系统仍然进行不断的相位调整，从而导致本地同步信号的相位抖动。
一种数字锁相环的FPGA实现作者：李荃项顺祥黄麟舒来源：《数字技术与应用》2018年第02期摘要：本文介绍了一种数字锁相环的FPGA实现，简单介绍了锁相环的基本原理，并对每一模块的FPGA实现的设计进行了介绍，最后通过仿真验证了其性能。
关键词：数字锁相环；FPGA；ModelSim中图分类号：TM764 文献标识码：A 文章编号：1007-9416（2018）02-0083-02随着科技的发展，产品的信息化数字化程度越来越高，数字电路的应用也是越来越广泛，而锁相环是绝大部分数字电路的必备模块，信号的运算、传输、存储都应用到了锁相环技术，因此锁相环设计的好坏，直接对产品整体性能产生影响。
从1965年第一片集成电路锁相环诞生，广泛应用于广播电视领域，当时的锁相环是纯模拟电路，利用模拟乘法器实现鉴相，随着数字电路技术的发展，在20世纪70年代慢慢出现了数字锁相环，因其在数字化、集成化以及低功耗方面的优势，得以迅速发展。
本文介绍了一种数字锁相环的FPGA实现。
1 锁相环基本原理锁相环（Phase Locked Loop，PLL）本质上是一个闭环相位负反馈控制系统，针对不同的应用场合，锁相环的实际电路可能是多种多样的，但是一个典型的锁相环电路都应包含这如图1所示三个模块：鉴相器（Phase Detector，PD），环路滤波器（Loop Filter，LF）、压控振荡器（Voltage Controlled Oscillator，VCO）[1]。
鉴相器将输入的周期信号与压控振荡器输出的信号的相位进行比较，鉴相器输出一个与相位误差成正比例关系的电压信号，误差电压信号输入到环路滤波器，输出一个直流的控制电压来对压控振荡器的输出频率进行控制，通过反馈电路使输入信号和输出信号的相位差控制在一个比较小的区间。
2 数字锁相环各模块的FPGA实现2.1 数字鉴相器的FPGA实现鉴相器可以有多种设计方案，本文采用如图2所示一个乘法器和一个低通滤波器串联构成。
收稿日期：2008-09-13稿件编号：200809039作者简介：王文理（1955-），男，河北沧州人，教授。
研究方向：电工电子技术，电力通信设备，小型程控交换机。
1前言锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC 。
因此，可以把全数字锁相环路(ADPLL)作为一个功能模块嵌入SOC ，构成片内锁相环。
这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ADPLL ）的设计方法，并进行仿真和实践验证。
2ADPLL 的结构及工作原理图1给出全数字锁相环（ADPLL ）的基本结构。
主要由数字鉴相器DPD,数字环路滤波器DLF ，数控振荡器DCO ，分频器4部分组成，其中心频率为f c 。
DPLL 是一种通过相位反馈来控制系统的电路结构。
根据输入信号Fin 和本地时钟输出信号Fout 之间的相位误差信号送入数字环路滤波器，并对相对误差进行平滑滤波，生成控制信号carry 和bor -row ，数字振荡器根据控制信号调节反馈，使输出信号Fout的相位逐渐跟踪输入信号Fin 的相位，最终达到锁定[1]。
3ADPLL 各模块的功能和具体实现方法3.1数字鉴相器常用的鉴相器有2种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，设计中采用异或门鉴相器。
异或门鉴相器用于比较输入信号Fin 和输出信号Fout 之间的相位差，并输出误差信号Dout ，Dout 作为计数的方向信号输入给下一级。
3.2数字环路滤波器数字环路滤波器(DLF)由一个模值为变量K 的可逆计数器来实现。
其作用首先用于消除数字鉴相器输出的相位误差信号Dout 中的高频分量，保证锁相环路性能的稳定性和准确性；其次K 变模计数器再根据鉴相器的相位误差信号Dout 来进行加减运算。
课程设计数字锁相环的FPGA设计与实现姓名：王猛学号：01071049班级：0107111.设计要求利用MAX PLUSII软件工具，设计一个全数字锁相环路，通过它从19.2k的信号中提取同步信号。
本地源时钟为11.0592MHz。
要求实现的功能：a当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。
b先将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。
完成仿真过程，给出测试结果，要求得到同步带宽、捕捉带宽和最大同步时间。
2.设计原理2.1数字锁相环基本原理一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1所示。
图1 PLL模块图传统的锁相环是模拟电路，它利用环路中误差信号去连续地调整位同步信号的相位。
全数字锁相环路完全用数字电路构成，采用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到鉴相器上的位同步脉冲序列的相位，达到同步的目的。
全数字锁相环（ADPLL）由数字鉴相器（DP）、数字滤波器（DF）与数字压控振荡器(DCO)三个数字电路部件组成，如图2所示。
图2 ADPLL模块图2.2数字锁相环原理框图本设计中的数字锁相环由信号钟、控制器、分频器、相位比较器组成。
其原理框图如图3所示。
图3 数字锁相环原理框图信号钟包括一个高稳定度的晶体振荡器和整形电路。
若接收码元的速率为F=1/T，那么振荡器频率设定在nF，经整形电路之后，输出周期性脉冲序列，其周期T0=1/(nF)=T/n。
本设计中时钟为11.0592MHz。
控制器包括图中的扣除门（常开）、附加门（常闭）和“或门”，它根据相位比较器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。
分频器是一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。
控制器与分频器的共同作用的结果就调整了加至相位比较器的位同步信号的相位。
这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的相位最小调整量为Δ=2πT0/T=2π/n。
相位比较器将接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。
3.数字锁相环的硬件实现根据图3（数字锁相环原理框图），利用MAX PLUSII中的硬件仿真功能，实现数字锁相环。
下面将给出信号钟、分频器和相位比较器的硬件实现图。
信号钟包含一个晶振和整形电路，晶振产生的方波信号经过整形电路后变成脉冲信号。
为了和控制器相配合，需要两路脉冲信号。
整形电路由D触发器和逻辑与、或、非门组成。
D触发器起到延时的作用，然后通过逻辑或门和与门产生脉冲波。
电路如图4所示。
图4 整形电路（rc）分频器是一个计数器，由3片74LS161来实现。
电路如图5所示。
图5 分频器（fd）相位比较器主要由微分脉冲电路和逻辑与、非门组成。
微分脉冲形成电路由D触发器和逻辑异或、与门组成。
D触发器起延时的作用。
微分脉冲形成电路如图6所示。
图6 微分脉冲形成电路（dp）数字锁相环的硬件实现电路如图7所示。
图中蓝色字样所在框图由上至下分别为微分脉冲形成电路（dp）、整形电路（rc）和分频器（fd），具体结构如图6、图4和图5所示。
图7 数字锁相环电路由于在MAX PLUSII中没有占空比为1:3、1:5和1:7的方形波，所以要利用可用的元器件来生成满足要求的信号。
可以通过把方波分别通过模4、模6和模8计数器来达到这一目的。
在本设计中，利用74LS161来实现这些计数器。
模4、模6、模8计数器分别如图8、图9、图10所示。
图8 模4计数器（1_3）图9 模6计数器（1_5）图10 模8计数器（1_7）方波通过这些计数器后就能形成占空比满足要求的信号，然后再将信号送入图7所示的数字锁相环电路中，便可以提取出同步信号。
在本设计中，将方波转变成伪随机序列用到74LS194和逻辑异或门、与非门。
7位伪随机序列发生器电路如图11所示。
将产生的伪随机序列送入图7所示的数字锁相环电路中，便可以提取出同步信号。
图11 7位伪随机序列发生器4.仿真过程4.1接收信号的占空比为1:1条件设置为：End Time = 10ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图12所示，蓝色线条处放大后如图13所示。
经过一段时间后锁相成功，达到同步状态，如图14所示。
图12 位同步信号超前于接收脉冲序列图13 超前脉冲作用于扣除门图14同步状态位同步信号滞后于接收脉冲序列的情况如图15所示，蓝色线条处放大后如图16所示。
经过一段时间后锁相成功，达到同步状态，如图17所示。
图15 位同步信号滞后于接收脉冲序列图16 滞后脉冲作用于附加门图17 同步状态通过多次试验，可得测试结果如下：同步建立时间：14.824ms同步带宽：40hz4.2接收信号的占空比为1:3条件设置为：End Time = 10ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图18所示，蓝色线条处放大后如图19所示。
经过一段时间后锁相成功，达到同步状态，如图20所示。
同步建立时间：6.906ms图18 位同步信号超前于接收脉冲序列图19 超前脉冲作用于扣除门图20 同步状态位同步信号滞后于接收脉冲序列的情况如图21所示，蓝色线条处放大后如图22所示。
经过一段时间后锁相成功，达到同步状态，如图23所示。
图21 位同步信号滞后于接收脉冲序列图22 滞后脉冲作用于附加门图23 同步状态通过多次试验，可得测试结果如下：同步建立时间：14.905ms同步带宽：24hz4.3接收信号的占空比为1:5条件设置为：End Time = 10ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图24所示，蓝色线条处放大后如图25所示。
经过一段时间后锁相成功，达到同步状态，如图26所示。
图24 位同步信号超前于接收脉冲序列图25 超前脉冲作用于扣除门图26 同步状态位同步信号滞后于接收脉冲序列的情况如图27所示，蓝色线条处放大后如图28所示。
经过一段时间后锁相成功，达到同步状态，如图29所示。
图27 位同步信号滞后于接收脉冲序列图28 滞后脉冲作用于附加门图29 同步状态通过多次试验，可得测试结果如下：同步建立时间：14.706ms同步带宽：16hz4.4接收信号的占空比为1:7条件设置为：End Time = 20ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图30所示，蓝色线条处放大后如图31所示。
经过一段时间后锁相成功，达到同步状态，如图32所示。
图30 位同步信号超前于接收脉冲序列图31 超前脉冲作用于扣除门图32 同步状态位同步信号滞后于接收脉冲序列的情况如图33所示，蓝色线条处放大后如图34所示。
经过一段时间后锁相成功，达到同步状态，如图35所示。
图33 位同步信号滞后于接收脉冲序列图34 滞后脉冲作用于附加门图35 同步状态通过多次试验，可得测试结果如下：同步建立时间：14.865ms同步带宽：18hz4.5远端信号（方波）转变成伪随机序列条件设置为：End Time = 20ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图36所示，蓝色线条处放大后如图37所示。
经过一段时间后锁相成功，达到同步状态，如图38所示。
图36 位同步信号超前于接收脉冲序列图37 超前脉冲作用于扣除门图38 同步状态位同步信号滞后于接收脉冲序列的情况如图39所示，蓝色线条处放大后如图40所示。
经过一段时间后锁相成功，达到同步状态，如图41所示。
图39 位同步信号滞后于接收脉冲序列图40 滞后脉冲作用于附加门图41 同步状态通过多次试验，可得测试结果如下：同步建立时间：52.476ms同步带宽：8hz5.心得体会在做这个课程设计之前，我没有接触过MAX PLUSII这个软件，对数字锁相器亦没有太多的认识，所以刚开始感觉很难。
在查阅了很多相关资料之后，对软件的操作和数字锁相器的理解已经比较深入，越到后边就感觉越得心应手。
自己竟然在短短几天之内，掌握了这些东西，并且完整地将课程设计完成。
在这过程中也学到了很多东西。
一方面，在完成该课程设计的过程中，对数字锁相环技术有了深刻的理解，也学会了如何去利用仿真工具去验证一个设计的正确性和可行性。
这对之后的毕业设计都有莫大的帮助。
另一方面，自己又一次领悟到与人合作交流的重要性，期间遇到的许多问题都是在不断地讨论和请教中解决的，如果没有集体的智慧，可能到现在也无法完成该设计。
总而言之，学期末的课程设计教会了我很多东西，也为本学期画上了一个完满的句号。
感谢老师的指导。
