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版图绘制及Virtuoso的使用

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集成电路设计CADEDA工具实用3-版图绘制及Virtuoso 工具软件

集成电路设计CADEDA工具实用3-版图绘制及Virtuoso 工具软件

2020/1/30
共71页
9
• 第七张mask就是金属1（metal1）了。 需要选择性刻蚀出电路所需要的连接关系。 至此，一个反相器的完整版图就完成了。
2020/1/30
共71页
10
2、Design Rule的简介
• 图解术语
2020/1/30
共71页
11
2020/1/30
共71页
12
2020/1/30
共71页
13
一个简单的例子
2020/1/30
共71页
14
3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
2020/1/30
共71页
15
Layout Editor Window
2020/1/30
共71页
16
Layer Selection Window(LSW)
• Ctrl＋W 关闭窗口。 • Shift＋W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别，
copy只能复制完整图形对象。 • Shift＋Y 黏贴Paste。配合Yank使
用。
• Ctrl＋Z 视图放大两倍（也可点住 鼠标右键拖动）
• Shift＋Z 视图缩小两倍 • Z 视图放大
版图绘制及Virtuoso 工具软件
主要内容
1. 典型深亚微米工艺流程 2. Design Rule的简介 3. Virtuoso软件的简介及使用 4. PDK简介 5. 版图设计中的相关专题
2020/1/30
共71页
2
1、典型深亚微米工艺流程

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧

添加元件
修改元件属性
每次 重新 打开 电路 图都 要进 行设 置。
连线需要注意：1、规则 2、快捷
Check and save
添加管脚需要注意： 1、命名 2、方向
Make a symbol：Design →Create Cellview →From Pin List
管脚命名必须与电路图中一致
• Virtuoso的主要功能有： 1、绘制电路图 2、绘制版图 3、模拟电路的仿真分析(specture)
• Virtuoso其他功能：Verilog-Editor、 VerilogAEditor、 VHDL-Editor、 VHDLAMS-Editor、 Graphics-Editor、Text-Editor
LVS-2
• • • • • • • • • • • • • • • • • • • • • • 111 # add full/relative path to replace xxx 112 setenv SOURCE_PATH "/home/zhaozhe/lvs_as/op_schematic" 113 #setenv SOURCE_PATH "mpw_08" 114 #setenv SOURCE_PATH "good" 115 116 # add schematic topcell name to replace xxx 117 setenv SOURCE_PRIMARY "opamp" 118 119 #setenv SOURCE_PRIMARY "top_ma" 120 #setenv SOURCE_PRIMARY "HDPWM_top_with_buffer" 121 #setenv SOURCE_PRIMARY "dual_vco_top" 122 #setenv SOURCE_PRIMARY "dual_vco_vc_gen" 123 124 # add full/relative path to replace xxx 125 setenv LAYOUT_PATH "/home/zhaozhe/lvs_as/OP_CL_3p.calibre.gds" 126 #setenv LAYOUT_PATH "mpw_08.gds" 127 #setenv LAYOUT_PATH "../gdsDPWM/dual_vco_top.gds" 128 129 # add layout topcell name to replace xxx 130 setenv LAYOUT_PRIMARY "OP_CL_3p" 131 #setenv LAYOUT_PRIMARY "mpw_08" 132 #setenv LAYOUT_PRIMARY "HDPWM_top_with_buffer"

版图绘制及Virtuoso工具软件

版图绘制及Virtuoso工具软件

工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
17/ 103
版图设计规则简介
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
18/ 103
版图设计规则简介(续)
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
19/ 103
PMOS电流源负载差分对
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
20/ 103
Virtuoso软件的 简介及使用
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
21/ 103
创建一个新库
File->New->Library
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
22/ 103
创建Layout Cellview
File->New->Cellview
指定Cellview编辑模式
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
23/ 103
Layout Editor Window
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计

Cadence IC版图工具Virtuso的使用简介

Cadence IC版图工具Virtuso的使用简介
目录下，随着 icfb的启动，各层颜色就会被载入。 如果在打开layout后各层没有被调入，详见后面（如 何调入版图的层）。
建立一个库（续）
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字（如：lib_1），在右侧选 compile a new techfile. （如图） 点击OK，填入工艺文件的路径和名称。
DRC检查（续）
DRC检查（续）
• 在CIW窗口中查找错误
• 回到layout中改正错误，并重新做DRC。反复修改，直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS＝layout versus schematic • 步骤：
建立一个库（续）
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view，取一个cell name：INV。 在该窗口中点击tool选择Virtuoso。 OK！这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则（续）
Island and Poly
Island and Poly（续）
Poly
PLUS
PLUS（续）
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者：卢俊 2006－7－5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍

版图绘制及Virtuoso_工具软件

版图绘制及Virtuoso_工具软件

2020/5/1
共41页
20
Display Control Window
2020/5/1
共41页
21
Virtuoso下的快捷键的使用（1）
• Ctrl＋A 全选 • Shift＋B Return，升到上一级视图 • Ctrl＋C 中断某个命令，一般用
ESC代替。 • Shift＋C 裁切（chop）。 • C 复制，复制某个图形 • Ctrl＋D 取消选择。亦可点击空白
改变你的访问权利
Library Manager – Edit – Access Permissions form.
使用 UNIX command chmod 来改变你在该 Library中的访问权利（用的很少）
2020/5/1
共41页
37
版图中的Layout单元消失了
A cellview often contains instances of cells from other design libraries. If you open a cellview that contains instances of cells from a library that the layout editor cannot find, the following happens:共41页来自13一个简单的例子
2020/5/1
共41页
14
3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
2020/5/1
共41页
15
Layout Editor Window
2020/5/1
共41页
16

集成电路版图绘制及Cadence Virtuoso_工具软件

集成电路版图绘制及Cadence Virtuoso_工具软件

2020/4/30
共41页
27
PDK 中的常用元器件版图
NMOS: (poly)&(active)&(nplus)&(psub)
PMOS: (poly)&(active)&(pplus)&(nwell)
2020/4/30
共41页
28
电容：
2020/4/30
• 这是一个28um×28um的 电容，电容值为566fF。
• Ctrl＋W 关闭窗口。 • Shift＋W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别，
copy只能复制完整图形对象。 • Shift＋Y 黏贴Paste。配合Yank使
用。
• Ctrl＋Z 视图放大两倍（也可点住 鼠标右键拖动）
• Shift＋Z 视图缩小两倍 • Z 视图放大
2020/4/30
共41页
7
• 第五张mask是p＋mask。
p＋在Nwell中用来定义PMOS管或者NMOS体端 引出；p＋在Pwell中用来作为欧姆接触。
2020/4/30
共41页
8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
2020/4/30
共41页
39
Virtuoso软件及PDK使用演 示
2020/4/30
共41页
40
谢谢！
Library路径不对 该Library并不存在与cds.lib文件中 解决方法
编辑相应的 cds.lib 文件
2020/4/30
共41页
36
不能打开一个 Cellview或编辑一个Cellview

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧
1virtuoso软件的使用技巧1virtuoso简介2如何正确进入virtuoso3电路图的绘制4电路图的仿真与分析5版图的绘制6版图的验证drclvs7版图后仿真主要内容cadence公司的virtuoso是一个适用于高级模拟混合信号射频和定制数字设计的定制设计平台并可以提供深亚微米45nm的数字元件特性验证
Calibre →Run DRC
Rules →Run Schematic) Input the netlist
由版图生 成.gds文件 there is no errors and warning messages
LVS-1
LVS-1
Run LVS
常用的快捷键
• • • • • • • • • • r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label • • • • • • • • • x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z ：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块
主要内容
• • • • • • • 1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
• Exceed Broadcast →选择用户
设置环境变量：setenv DISPLAY IP:0
必须确保绘制版图需要的工艺文件与 版图所在的库是在同一个目录下的

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧
使icfb和终端可以同时使用
Tools →Library Manager
新建库： File→New →Library
File→New →Cell View
Tool:Composer-Schematic
主要内容
1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
Calibre →Run PEX
128
129 # add layout topcell name to replace xxx
130 setenv LAYOUT_PRIMARY "OP_CL_3p"
131 #setenv LAYOUT_PRIMARY "mpw_08"
132 #setenv LAYOUT_PRIMARY "HDPWM_top_with_buffer"
调用生成的模块
常用的快捷键
i (instance)：插入元件 f (full screen)：全屏幕 w (wire) ：连线 p (pin):加管脚 q (quality):编辑属性
e：进入下一层模块 ctrl+e：返回上一层模
块
[ : 缩小两倍 ] :放大两倍
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真

版图绘制及VIRTUOSO的使用

版图绘制及VIRTUOSO的使用

2019/5/19
共85页
20
Layout Editor 菜单（1）
Abstract用于版图抽取，Dracula Interactive用于Dracula工具进行DRC等 Verify菜单下的DRC等是用于Diva工具的。
2019/5/19
共85页
21
Layout Editor 菜单（2）
2019/5/19
共85页
22
Setting Up Your Environment
Setting Layout Editor Defaults: Before you can start working in the Virtuoso layout editor, several startup files must be initiated. Some of the things these files do include setting up your environment, pointing to libraries, and defining your plotters.
2019/5/19
共85页
7
• 第五张mask是p＋mask。 p＋在Nwell中用来定义PMOS管或者走线；p＋在 Pwell中用来作为欧姆接触。LDD不必用来形成 PMOS，这是因为热载流子在PMOS中受影响小。
2019/5/19
共85页
8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
ault.drf
• System default location ./display.drf
2019/5/19
共85页

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧

主要内容
• 1、Virtuoso简介 • 2、如何正确进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
• Exceed Broadcast →选择用户
设置环境变量：setenv DISPLAY IP:0
调用生成的模块
常用的快捷键
i (instance)：插入元件 f (full screen)：全屏幕 w (wire) ：连线 p (pin):加管脚 q (quality):编辑属性
e：进入下一层模块 ctrl+e：返回上一层模块 [ : 缩小两倍 ] :放大两倍
主要内容
• 1、Virtuoso简介 • 2、如何进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
Virtuoso软件的使用技巧
主要内容
• 1、Virtuoso简介 • 2、如何正确进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
• Cadence公司的Virtuoso是一个适用于高级模拟、 混合信号、射频和定制数字设计的定制设计平台， 并可以提供深亚微米(45nm)的数字元件特性验证.
常用的快捷键
• r：绘制长方形 • c：copy • F4：part/full • s：stretch • o：添加contact或via • i：调用模块 • q：修改属性 • k：尺 • shift+k：取消所有尺 • l：加label
• x/shift+x：进入底层模块 • shift+b：返回顶层模块 • shift+z ：缩小一半 • ctrl+z：增大两倍 • p：path • shift+c：chop • F3：改变操作属性 • shift+f：显示具体层 • ctrl+f：显示模块

(word完整版)实验三 Virtuoso版图编辑器的基本使用

(word完整版)实验三 Virtuoso版图编辑器的基本使用

实验三Virtuoso版图编辑器的基本使用目录1.实验目的2.使用Virtuoso版图编辑器绘制反相器版图3.设计规则检查（Design Rule Check）4。

版图网表和参数提取（Layout and Parameter Extraction）5。

版图与原理图网表对比检查(Layout vs. Schematic Check)1.实验目的本实验主要目的是通过绘制反相器版图的详细过程初步介绍Virtuoso版图编辑器的使用，同时也介绍了设计规则检查（DRC）、版图提取（LPE)、以及版图原理图网表对比检查(LVS)的基本操作步骤。

2.使用Virtuoso版图编辑器绘制反相器版图通过用版图编辑器创建反相器版图的例子来熟悉版图编辑器的使用。

在Library Manager窗口中选中IClab1库，然后点击File-—>New——〉Cell View,输入Cell Name为inverter，Tool选Virtuoso,View Name会自动变成layout，见图1。

图1. 用Virtuoso创建layout对话框在此需要特别注意的是，我们创建的版图是为实验一反相器原理图而创建的,因此自定义元件库名称必须与原理图所在库名称一致，特别是Cell Name也必须与原理图的Cell Name一致，即为inverter,有些同学在做此实验时在新创建的元件库中做，而且取了一个与原理图不同名的版图名称，这就给后面的版图提取和后端仿真带来了很大麻烦，所以请严格遵守上述命名规则。

点击OK会打开Virtuoso版图编辑器,同时启动的还有Layer Select Window,即LSW。

因绘制版图时一定先要与某一工艺库关联，而LSW将与关联的工艺库联动，所以不同的工艺库会有不同的LSW窗口出现。

本实验中的IClab1自定义库是与NCSU_TechLib_ami06工艺库关联的，所以该工艺库的名称会显示在LSW窗口的上面。

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧

./name of rules
•
121 #setenv SOURCE_PRIMARY "dual_vco_top"
•
122 #setenv SOURCE_PRIMARY "dual_vco_vc_gen"
•
123
•
124 # add full/relative path to replace xxx
7版图后仿真主要内容cadence公司的virtuoso是一个适用于高级模拟混合信号射频和定制数字设计的定制设计平台并可以提供深亚微米45nm的数字元件特性验证
Virtuoso软件的使用技巧
主要内容
• 1、Virtuoso简介 • 2、如何正确进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
必须确保绘制版图需要的工艺文件与 版图所在的库是在同一个目录下的
Options→Display →Minor spacing
LSW
• AV (all visible) ；NV (non visible) ； • AS (all selectable) ；NS (non selectable) 。
主要内容
• 1、Virtuoso简介 • 2、如何正确进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
• Exceed Broadcast →选择用户
设置环境变量：setenv DISPLAY IP:0
仿真环境：Tools →Analog Environment
添加库文件：Setup →Model Libraries

Cadence芯片版图设计工具Virtuso

Cadence芯片版图设计工具Virtuso

CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)1、使用V IRTUSO/ D IV A/D RACULA之前的准备 (2)1．1、要找一台装有工具IC的计算机 (2)1．2、要能连接到该计算机上 (2)2、工具IC的软件环境配置 (3)2．1、创建工具IC的启动目录，即工作目录。

(3)2．3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)2．4、在工作目录下创建工艺库文件 (3)2．5、启动工具IC,命令为icfb& (3)2．6、配置工艺库路径 (4)2．7、添加工艺提供的一些辅助库............................................................错误！未定义书签。

2．8、添加Multipart Path............................................................................错误！未定义书签。

2．9、安装PCELL........................................................................................错误！未定义书签。

3、开始一个新的设计---编辑电路图与版图 (5)3．1、新建一个设计库 (5)3．2、Attach库 (6)3．3、创建新设计 (6)3．4、编辑电路图 (7)3．5 编辑版图 (8)3．6 可以根据习惯改变版图的层次显示特性 (9)3．7、完成版图编辑之后先保存再退出 (10)4 版图的DRC检查 (10)4．1、基于Diva的方式 (10)4．2、基于Dracula的方式 (10)5 、LVS (12)5．1、准备版图的GDS文件 (12)5．2、准备电路网表 (12)5．3、用LOGLVS转换电路网表成LVS要求格式 (14)5．4、修改lvs的命令文件 (14)5．6、运行dracula来生成lvs任务的可执行文件 (14)5．7、在控制台下，运行文件 (14)5．8、查看错误 (14)5．9、修改 (15)6、PAD相关 (15)6．1、准备pad库 (15)6．2、导入pad版图的GDS文件 (15)6．3、更新gds和cdl (16)6．4、修改cdl (16)7、一些小经验 (17)8、附件清单 (18)9、后记 (18)Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册（以上华0.6um DPDM工艺设计库为例）Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧

常用的快捷键
• r：绘制长方形 • c：copy • F4：part/full • s：stretch • o：添加contact或via • i：调用模块 • q：修改属性 • k：尺 • shift+k：取消所有尺 • l：加label
• x/shift+x：进入底层模块 • shift+b：返回顶层模块 • shift+z ：缩小一半 • ctrl+z：增大两倍 • p：path • shift+c：chop • F3：改变操作属性 • shift+f：显示具体层 • ctrl+f：显示模块
netlist and run 与run
simulation → Output log
瞬态/静态电压、瞬态/静态电流、幅度、相位、工作状态……
仿真结果的测量
主要内容
• 1、Virtuoso简介 • 2、如何进入Virtuoso • 3、电路图的绘制 • 4、电路图的仿真与分析 • 5、版图的绘制 • 6、版图的验证DRC/LVS • 7、版图后仿真
仿真环境：Tools →Analog Environment
添加库文件：Setup →Model Libraries
Browse →Add
设定仿真参数:Analyses →Choose
节点电流：Outputs →To Be Saved Select On Schematic
保存仿真参数：Session → Save state
版图与原理图一致性的错误——检查工具 LVS(Layout versus Schematic)。
Calibre →Run DRC
Rules →Run DRC
查找错误
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System default location
2010-7-25 共85页
./.cdsenv
24
File .cdsinit Purpose A Cadence SKILL language file executed when the Cadence design framework II (DFII) product starts. User location ~/.cdsinit Sample location your_install_dir/tools/dfII/samples/local/cdsinit System default location ./.cdsinit File cds.lib Purpose Sets the paths to libraries and other cds.lib files. INCLUDE your_install_dir/share/cdssetup/cds.lib
Ctrl+A 全选 + Shift+B Return,升到上一级视图 Ctrl+C 中断某个命令,一般用 + ESC代替. Shift+C 裁切(chop). + C 复制.复制某个图形 Ctrl+D 取消选择.亦可点击空白 + 处实现. Ctrl+F显示上层等级 + Shift+F显示所有等级 + F fit,显示你画的所有图形 K 标尺工具 Shift+K清除所有标尺. + L 标签工具 M 移动工具 Shift+M 合并工具,Merge + N 斜45对角+正交. Shift+O 旋转工具.Rotate + O 插入接触孔. Ctrl+P 插入引脚. Pin + Shift+P 多边形工具.Polygon + P 插入Path.路径. Q 图形对象属性.选中一个图形先 R 矩形工具.绘制矩形图形. S 拉伸工具.可以拉伸一个边.也 可以选择要拉伸的组一起拉伸. U 撤销. Undo. Shift+U重复.Redo.撤销后反悔 +
2010-7-25
共85页
5
忽略版图中无法体现的一些mask:诸如channel stop,阈值电压调整等 要介绍的第三张mask为poly mask: 它包含了多晶硅栅以及需要腐蚀成的形状.这还用 来定义源漏的自对准.
2010-7-25
共85页
6
第四张mask定义为n+mask,用来定义需要注入 n+的区域.可以看到多晶硅栅用来作为源漏的自 对准层.这里的注入为两次注入,首先轻掺杂注 入,在栅上生成一层氧化层后再重掺杂注入,形 成LDD结构.
2010-7-25 共85页 27
Using the Display Options Form
2010-7-25
共85页
28
Using the Layout Editor Options Form
2010-7-25
共85页
29
Layer Selection Window(LSW)
The LSW lets you choose the design layer for each shape you create, make design layers visible or invisible, or make instances and pins selectable or unelectable.
2010-7-25
共85页
25
File .cdsplotinit Purpose Initialization script for plot operations. User location ~/.cdsplotinit Sample location your_install_dir/tools/plot/samples/cdsp lotinit.sample System default location ./.cdsplotinit
2010-7-25
共85页
26
File display.drf Purpose Specifies how you want your layers to appear on your monitor and in your plots. User location ~/display.drf Sample location your_install_dir/share/cdssetup/dfII/def ault.drf System default location ./display.drf
共85页
22
Setting Up Your Environment
Setting Layout Editor Defaults: Before you can start working in the Virtuoso layout editor, several startup files must be initiated. Some of the things these files do include setting up your environment, pointing to libraries, and defining your plotters.
2010-7-25
共85页
7
第五张mask是p+mask. p+在Nwell中用来定义PMOS管或者走线;p+在 Pwell中用来作为欧姆接触.LDD不必用来形成 PMOS,这是因为热载流子在PMOS中受影响小.
2010-7-25
共85页
8
第六张mask就是定义接触孔了. 首先腐蚀SiO2到需要接触的层的表面.其次要能够 使金属接触到扩散区或者多晶硅区.
2010-7-25 共85页 32
Making All but One Layer Unselectable
In the LSW, press Shift and click middle on the layer you want to be the only selectable layer.
2010-7-25 共85页 23
Startup Files
File .cdsenv Purpose Holds application defaults for environment variables. User location ~/.cdsenv Sample location
your_install_dir/tools/dfII/samples/.cdsenv
2010-7-25
共85页
9
第七张mask就是金属1(metal1)了. 需要选择性刻蚀出电路所需要的连接关系. 至此,一个反相器的完整版图就完成了.
2010-7-25
共85页
10
2 Design Rule的简介
图解术语
2010-7-25
共85页
11
2010-7-25
共85页
12
2010-7-25
2010-7-25
共85页
3
第一张mask定义为n-well(or n-tub)mask a)离子注入:制造nwell. b)扩散:在所有方向上扩散,扩散越深,横向也延 伸越多.
2010-7-25
共85页
4
第二张mask定义为active mask. 有源区用来定义管子的栅以及允许注入的p型或 者n型扩散的管子的源漏区.
2010-7-25
共85页
30
Setting Valid Layers
Choose Edit – Set Valid Layers in the LSW
2010-7-25
共85页
31
Making One Layer Selectable or Unselectable In the LSW, click middle on the layer. The layer color disappears. The layer name is shaded, to show that the layer is also unselectable.
共85页
13
一个简单的例子
2010-7-25
共85页
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3 Virtuoso软件的简介及使用
You use the Virtuoso layout tools to prepare custom integrated circuit designs. Create and edit polygons, paths, rectangles, circles, ellipses, donuts, pins, and contacts in layout cellviews Place cells into other cells to create hierarchical designs Connect a pin or group of pins in a net internally or externally Create special pcells or use SKILL language commands
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Controlling the Icon Menu
You can control CIW->Option->User… Where the icon menu appears Whether the menu appears at all Whether icon names appear
2010-7-25
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Using Search
The Search command lets you search for objects with specific attributes or property values.