Synopsys系列工具简介
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Synopsys软件安装步骤及说明页数:14
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舍不得说的PDF文件：Synopsys OptSim工具介绍说明书
DATASHEET Overview The Synopsys OptSim tool is an award-winning photonic integrated circuit and fiber-optic system simulator. With state-of-the-art time- and frequency-domain split-step algorithms, OptSim provides engineers around the globe with a native photonic-domain environment to design and optimize photonic circuits and systems. OptSim can be used as a standalone solution with its own graphical user interface (Windows and Linux), or integrated into the OptoCompiler Photonic IC design platform (Linux). When used as an OptoCompiler-integrated simulator, OptSim:•Supports electro-optic (E-O) co-simulation with Synopsys PrimeSim HSPICE and PrimeSim SPICE electrical circuit simulators •Integrates seamlessly with the PrimeWave Design Environment for advanced simulation, analyses, and visualization including parametric scans, Monte Carlo and corner analyses •Provides single- and multimode fiber-optic system modeling capabilities.When used as a standalone simulator, OptSim’s GUI provides functionalities of schematic entry, simulation setup, and visualization.Introduction Photonic integration is an answer to the ever-increasing demands for more bandwidth, better energy efficiency, smaller footprint, and improved reliability. The adaptation of photonic ICs (PICs) is rapidly growing acrossindustry segments such as telecom, data centers, optical interconnects,automotive, sensing, aerospace & defense, artificial intelligence (AI), andphotonic computing. PICs are becoming complex and the component count isincreasing at a rapid pace. Co-packaged optics (CPO) and xPU I/O are drivingmore complex trade-offs between electronics and photonics. Gone are the dayswhen it was sufficient to model photonics on the back of an envelope, withsome homegrown code, or as electronics in electrical circuit simulators. WithOptSim, you use the most comprehensive optical simulator with the industry’sbest electrical circuit simulators on the respective portions of the design withinthe OptoCompiler platform.Features at a Glance•E lectronic-photonic co-design via Synopsys PrimeSim HSPICE and PrimeSim SPICE•Simulation of single and multimode fiber optic systems and photonic integrated circuits•Seamless integration with OptoCompiler and PrimeWave Design Environment•Extensive libraries of photonic andelectronic components and analysistools•Support for numerous foundryprocess design kits (PDKs)•Support for custom photonics (PDKsand devices) via Photonic DeviceCompiler•Support for hierarchical design and bidirectional signal flow•Design for manufacturing via MonteCarlo and corner analyses OptSim Electro-Optic Co-Simulation of Photonic Integrated Circuits and Fiber-Optic SystemsDesigning single- and multimode fiber-optic systems requires capabilities to support advanced intensity- and phase-modulation for both single- and multi-channel transmission with direct and coherent detection. The interplay of polarization-dependent transmission impairments with noise, crosstalk, and multi-path interference (MPI) can create challenges to the channel capacity. In addition to PIC modeling capabilities, OptSim provides rich libraries of components and powerful analyses options to facilitate the design of a diverse range of system applications such as coherent telecom systems, RF-over-fiber, high-speed Ethernet, passive-optical-networks, and free-space optics.Figure 1: Photonic and electronic circuit and system simulation from the OptoCompiler cockpitFeatures•Works with foundry model libraries and provides a complete library of generic model templates of integrated photonics devices, enabling engineers to tailor models to measured behavior. In addition to supporting PIC design models and features, OptSim provides a rich library of single- and multimode fiber-optic system design models to support testing a PIC at the system levelFigure 2: The OptSim library includes electrical and photonic models to simulate circuits and systems•Models bidirectional signal flow for both optical (single- and multi-wavelength) and electrical signals•Models multipath interference (MPI), reflections, and resonances from network and PIC devices•Supports Monte Carlo and corner analyses•Supports simulation of design hierarchies•Supports measurement- and datafile-driven modeling of active and passive photonic components, electroniccomponents, and circuits•Supports custom design, combining foundry models and custom devices•Co-simulation with PrimeSim HSPICE and PrimeSim SPICE enables simulation of electronics in the PIC using industry-leading electrical circuit simulators together with the simulation of photonic circuits in OptSimFigure 3: Co-simulating electronic and photonic circuits in OptSim•OptSim is integrated with the Synopsys PrimeWave Design Environment, for both electrical and photonic netlists allowing setup of test benches, specifying simulation engine and parameters, performing scans and analyses for both electrical, photonic, and combined schematicsFigure 4: Setting up a testbench and simulation in PrimeWave Design Environment•OptSim results and waveforms (logical, electrical, and optical) can be viewed in both the PrimeWave Design Environment WaveView and OptSim Viewer©2021 Synopsys, Inc. All rights reserved. Synopsys is a trademark of Synopsys, Inc. in the United States and other countries. A list of Synopsys trademarks isavailable at /copyright .html . All other names mentioned herein are trademarks or registered trademarks of their respective owners.Figure 5: OptSim: Viewing simulation waveforms in PrimeWave Design Environment WaveView•Standalone OptSim (Windows, Linux) has its own graphical user interface and provides an intuitive simulation experienceFigure 6: OptSim GUI: Simulation of a PAM4 fiber-optic systemApplications:•Single- and multi-stage PICs for photonic computing, optical neural networks, life sciences, photonic sensor PICs •Segmented-electrode (SE) and traveling-wave Mach-Zehnder modulators (TW-MZM), optical filters, ring resonators,ring modulators•Transceivers for coherent and non-coherent fiber optic communication systems (such as NRZ, RZ, m-PAM, BPSK, QPSK,m-QAM, and OFDM)•Single- and multimode fiber-optic systems and circuits•Free-space optics, RF-over-fiber: Intermodulation distortion (IMD), dynamic range, sensitivity•Datacenter and automotive interconnects•Photonic systems with multipath interference (MPI), reflections, and resonancesPlatform Support•Linux: Red Hat Enterprise (64-bit), CentOS (64-bit)•Windows (64-bit): Standalone OptSim。
synopsys_formality指导手册_概述说明
synopsys formality指导手册概述说明1. 引言1.1 概述在硬件设计领域，验证是一个非常重要的环节。
在设计过程中，我们需要确保设计的正确性和可靠性。
为了实现这个目标，Formality工具被广泛应用于电子设计自动化(EDA)过程中的形式验证。
Synopsys Formality是一款强大的形式验证工具，它可以帮助我们验证两个不同层次或版本的设计之间的等效性。
通过使用Formality，我们可以有效地检查逻辑门级网表和原始RTL之间是否存在功能差异或者错误。
本指导手册将介绍Formality工具的基本概念、应用场景以及使用步骤。
你将了解到如何利用Formality进行验证，并掌握其使用方法和技巧。
1.2 文章结构本文将分为以下几个部分：- 引言：对Formality进行概述并介绍文章结构。
- 正文：详细介绍Formality工具及其相关内容。
- Formality基本概念：解释Formality中涉及到的关键概念和术语。
- Formality的应用场景：探讨使用Formality解决哪些问题以及在哪些情况下选择使用该工具。
- 使用Formality进行验证的步骤：分步骤介绍如何使用Formality进行验证。
- 结论：总结本文的主要内容，并指出Formality在硬件验证中的重要性和前景。
1.3 目的本指导手册的目的是为读者提供对于Formality工具的全面理解。
通过阅读本文，读者将能够了解Formality在形式验证中的基本概念、功能和应用场景，从而能够更好地应用该工具来提高硬件设计的准确性和可靠性。
2. 正文Formality是Synopsys公司开发的一款形式验证工具，它旨在为硬件设计工程师提供一种高效且可靠的形式验证解决方案。
Formality通过比较两个逻辑设计的等效性来进行验证，确保电路实现与规范之间不存在功能差异或逻辑错误。
Formality作为一种形式验证工具，在电路设计领域中有着广泛的应用。
synopsys产品线介绍.docx
Synopsys产品线介绍目录DC Ultra (1)DesignWare Library (DesignWare库) (2)DFT Compiler (2)TetraMAX ATPG (3)Apollo-II (3)Star-RCXT (4)Hercules (4)PrimeTime (5)VCS (5)Vera (6)LEDA (6)Cosmos-Scope (7)DC UltraDesign Compiler的最高版本在Synopsys软件中完整的综合方案的核心是DC UltraTM，对所有设计而言它也是最好级别的综合平台。
DC Ultra添加了全面的数据通路和时序优化技术，并通过工业界的反复证明。
DC Ultra具有独特的优化技术，能满足今天设计的各种挑战。
DC Ultra提供快速的具有先进水平的数据通路优化技术，能建立快速关键路径时序。
另外，DC Ultra采用后布局和优化布线技术，易于较快达到时序收敛。
DC Ultra已在工业界确立了领先地位，DC Ultra综合引擎能提供DC Expert 所有的功能，以及它的独特的优点。
能与DC Ultra共同工作的软件有路径综合、测试综合和功耗优化、静态时序和功耗分析，以及经验证的、高性能Design Ware库。
这是经过验证的技术独特的集成，形成一个完整的综合解决方案，能在最短的时间里满足用户所有的设计挑战。
●对数据通路设计的面积和时序方面，提交最好质量的设计结果●对时序要求很高的设计, 提供最好的电路性能●与测试和功耗综合紧密结合，以提供最高的设计效率，并致力于实现所有综合的目标●对那些需要多次反复设计流程才能达到时序收敛的设计，通过提供和布局布线环境的紧密衔接，有助于快速实现设计的多时序收敛●来自于超过50个硅片和库的供应商可应用的大于500个综合库DesignWare Library (DesignWare库)DesignWare Library包含了最常用的结构以外的IP，这对于设计开发ASIC和SOC来讲是必要的。
常用synopsys _dc命令详解
重要参数：工艺库，目标库，标志库等等。要在.synopsys_dc.setup 上设置好这些参数。 而.synopsys_dc.setup 要在三个目录下有说明，一个是 synopsys 的安装目录，一个是用户文 件夹，最后一个是工程目录。由后一个设置覆盖前一个文件。
参数包括：search_path, target_library, link_library, symbol_library
1.45 综合时不想使用某些库单元进行 mapping，怎么办？ 使用 set_dont_use 命令
/******** Part 2 Compile stategy **************/
2.1 约束一个设计分为几个方面? 总的分为，面积约束和时序约束。
2.2 面积约束ference 是多个子设计例化的通称，port 是 design 的输入输出，pin 是 cell 的输入输出。
1.20 什么叫 start point 和 end point?
这两个概念是 DC 中 path 概念的起始点和终点。 起始点可以是 input 和 FF 的 clk 终点可以是 FF 的 data 和 output。
2.10 如何对当前设计的端口外部条件进行约束？ 端口的外部条件包括输入驱动大小，输出负载的大小，扇出大小。
2.11 输入端口被多大的驱动所驱动？ 可以使用 set_dirive 和 set_driving_cell
2.12 输出端口要驱动多大的负载？ 使用 set_load 对输出电容值进行约束，单位根据工艺库的 define 所定。
2.5 什么叫虚拟时钟约束？ 虚拟时钟是指在当前要综合的模块中不存在的物理时钟。比如，设计外的 DFF 的时钟。 建立这样的时钟有益于描述异步电路间的约束关系。
参数包括：search_path, target_library, link_library, symbol_library
1.45 综合时不想使用某些库单元进行 mapping，怎么办？ 使用 set_dont_use 命令
/******** Part 2 Compile stategy **************/
2.1 约束一个设计分为几个方面? 总的分为，面积约束和时序约束。
2.2 面积约束ference 是多个子设计例化的通称，port 是 design 的输入输出，pin 是 cell 的输入输出。
1.20 什么叫 start point 和 end point?
这两个概念是 DC 中 path 概念的起始点和终点。 起始点可以是 input 和 FF 的 clk 终点可以是 FF 的 data 和 output。
2.10 如何对当前设计的端口外部条件进行约束？ 端口的外部条件包括输入驱动大小，输出负载的大小，扇出大小。
2.11 输入端口被多大的驱动所驱动？ 可以使用 set_dirive 和 set_driving_cell
2.12 输出端口要驱动多大的负载？ 使用 set_load 对输出电容值进行约束，单位根据工艺库的 define 所定。
2.5 什么叫虚拟时钟约束？ 虚拟时钟是指在当前要综合的模块中不存在的物理时钟。比如，设计外的 DFF 的时钟。 建立这样的时钟有益于描述异步电路间的约束关系。
synopsys ic compiler 介绍、安装、调试和设计流程
synopsys ic compiler 介绍、安装、调试和设计流程加入该小组相关分类：petery (组长) 2007/9/23 顶楼举报一、介绍synopsys ic compiler (v2005.linux)是基于Galaxy设计平台开发的产品。
主要的工具有：LEDALEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。
LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力VCSVCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。
VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off 的要求。
VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。
VCS已经将CoverMeter 中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
VCS 和Scirocco也支持混合语言仿真。
VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。
SciroccoScirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。
它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。
Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。
这一性能对要进行整个系统验证的设计者来说非常重要。
VeraVera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。
SynopsysSentaurusprocess工具介绍
“可制造性设计”似乎是一个新的词汇。
所谓“可制造性设计”其英文缩写为DFMdesign-for-manufacturability。
事实上。
我们这部书所讨论的主题就是“可制造性设计”。
前面若干章节所讲授的虽然是基于一维的集成电路制造工艺级仿真相对简单一些。
但是也属于工艺级可制造性设计的技术范畴和科学领域。
将重点介绍当今全球最为著名的IC设计软件开发商美国新思科技SynopsysInc.最新发布的新一代TCAD系列设计工具中的新一代集成电路工艺级仿真工具SentaurusProcess注TCAD 系列工具还包括器件物理特性级模拟系统SentaurusDevice及虚拟化加工与制造系统SentaurusWorkbench。
§1 Sentaurus Process工艺级仿真工具SentaurusProcess是SynopsysInc.最新推出的新一代TCAD工艺级仿真工具被业界誉为第五代集成电路制程级仿真软件是当前最为先进的纳米级集成工艺仿真工具。
SentaurusProcess是迄今为止集成电路制程级仿真软体中最为全面、最为灵活的多维一维、二维、三维工艺级仿真工具。
SentaurusProcess面向当代纳米级集成电路工艺制程全面支持小尺寸效应的仿真与模拟用于实现甚大规模ULSI集成电路的工艺级虚拟设计可显著地缩短集成电路制造工艺级设计、工艺级优化乃至晶圆芯片级产品的开发周期。
SentaurusProcess为国际化的大型工程化计算机仿真系统有Unix版本及Linux版本供用户选用。
对于中国内地用户SentaurusProcess的用户许可授权及安装均由SynopsysInc.中国分支机构北京新思科技、上海新思科技等提供优质的技术支持和服务。
SentaurusProcess仿真系统设置有两种启动方式。
一种是交互启动及运行模式另一种是批处理启动及运行模式。
根据用户的使用需要若要在交互模式下启动SentaurusProcess可以在已安装有SentaurusProcess并启动了该系统的license软件使用许可程序的PC计算机若使用的是SentaurusProcess的Linux版本或计算机工作站若使用的是SentaurusProcess的Unix版本命令行提示符下输入以下命令sprocess§1-2 创建Sentaurus Process批处理卡命令文件编辑SentaurusProcess批处理卡命令文件可使用Unix或Linux操作系统环境下的各类文本编辑器、例如gedit文本编辑器编辑完成。
EDA技术Synopsys公司STA工具PrimeTime介绍ppt课件
ASIC设计中心
PrimeTime命令
EDA技术实验
1 设计输入
PT不能读取RTL源文件，它是静态分析引擎， 只能读取映射后的设计，包括db、verilog、 vhdl等格式的文件。 pt_shell> read_db –netlist_only <filename>.db
2018/11/15 2 ASIC设计中心
PT
EDA技术实验
PT是Synopsys的sign-off quality的STA 工具，是一个单点的全芯片、门级静态时 序分析器。 PrimeTime工作在设计的门级层次，并 且和Synopsys其它工具整合得很紧密。
2018/11/15
3
ASIC设计中心
2018/11/15
7
ASIC设计中心
PT进行时序分析的流程
EDA技术实验
进行时序分析：
在作好以上准备工作的基础上，可以对电路 进行静态时序分析，生成constraint reports 和path timing reports。
2018/11/15
8
ASIC设计中心
PrimeTime的用户界面
读入设计（和库文件） 链接顶层设计 对必要的操作条件进行设置，这里包括了线上负载 的模型、端口负载、驱动、以及转换时间等
2018/11/15
5
ASIC设计中心
PT进行时序分析的流程
EDA技术实验
指定时序约束（timing constraints）
定义时钟周期、波形、不确定度(uncertainty)、延 时(latency) 指明输入输出端口的延时等
PT
EDA技术实验
基本特点和功能：
建立和保持时间的检查(setup and hold checks) 时钟脉冲宽度的检查 门控时钟检查(clock-gating checks) recovery and removal checks unclocked registers 未约束的时序端点（unconstrained timing endpoints） multiple clocked registers 组合反馈回路（combinational feedback loops） 基于设计规则的检查，包括对最大电容、最大传输时间、 最大扇出的检查等。
Synopsys 实验系列11_物理验证_Hercules
内容
Hecules 概述 Hecules DRC
Hecules LVS
Hecules Explorer
Hercules DRC
DRC (Design Rule Check)
–
–
对IC 版图做几何空间检查，以确保线路能够被特定加工工艺实现 是检查版图数据是否违反Foundry 的设计规则。
DRC (Design Rule Check)
Step1：继续输入命令hercules –C lvs.ev
Step2：生成mips.RESULTS和mips.LVS_ERRORS
文件
内容
Hecules 概述 Hecules DRC
Hecules LVS
Hecules Explorer
进入Exploer 界面指令：hxdrc hxlvs
Break up the antenna by shifting the net to a different metal layer.
另一种方法是把大片的金属线打断，放在另一层，如图所示。
Hercules ERC Flow
For a standard ERC flow, follow these steps: 1. Read in your input files (physical database and runset). 2. Run Hercules ERC. 3. Review the summary files. 4. Debug any errors; fix errors in Astro (antenna only).
Hercules 概述
对IC
版图做几何空间检查，以确 保线路能够被特定加工工艺实现
synopsys formality工具的工作原理
synopsys formality工具的工作原理
Formality工具是一种静态形式化验证工具，用于验证硬件设
计中的等价性和功能正确性。
Formality工具的工作原理如下：
1. 输入处理：Formality工具从设计的RTL源代码和目标网表
中获取输入。
它还将读取指定的约束、特定的规范和目标等。
2. 优化：Formality工具将对输入进行优化，以简化设计结构
并提高验证效率。
它可以识别并删除冗余的逻辑，并应用一系列规则和算法来缩小设计。
3. 等价性检查：Formality工具会通过比较源代码和目标网表，验证其等效性。
它会检查所有的语义变化、优化和转换，以确保两者之间的行为一致。
4. 错误检测：如果Formality工具发现了有不一致的设计部分，它将生成错误报告，指示检查器发现了源代码和目标网表之间的等效性问题。
报告将包含有关问题的详细信息和调试建议。
5. 快速复核：如果源代码和目标网表之间的等效性已经验证过，Formality工具可以生成一个快速复核文件，以便在日后快速
重新验证设计的等效性。
通过这些步骤，Formality工具能够在不依赖仿真的情况下验
证设计的等效性和正确性。
它可以在RTL和后端设计之间进行综合和验证，提供了更加全面和准确的验证结果。
EDA技术_Synopsys公司逻辑综合工具DC介绍 part1
Synopsys北京联系电话：(010) 59860600 Synopsys上海联系电话：(021) 32204540 Synopsys深圳联系电话：(0755) 82519800 现有用户的Synplicity产品的技术支持也将合并入Synopsys的售后支持体系，您可通过以下方式获得及时的 帮助: 热线电话: 800-820-0284 邮 件: prchelp@ 或与您的客户经理联络. 无论过去还是将来，客户的成功都是我们企业文化中最重要的组成部分。我们将继续履行对客户的承诺，保证您 与Synopsys的合作在未来得到充分的保护，并得到进一步的升华。请相信，我们将始终不渝地继续努力创新， 为您已经采用的解决方案提供强有力的支持，并推出更新更好的技术、产品和服务。 祝工作顺利、成功！ Synopsys中国 2008年5月
1)、DC的安装目录； 2)、用户的home目录； 3)、当前启动目录。
注意：后装载的启动文件中的设置将覆盖先装载的启 动文件中的相同设置。
2013-7-9
22
（四）DC的基本概念（续）
EDA技术实验
系统库变量
search_path定义库文件所在的搜索路径 目标库（targe_library）：是DC在mapping时将设计映射到特 定工艺所使用的库，就是使用目标库中的元件综合成设计的门 级网表 连接库（link_library）：是提供门级网表实例化的基本单元， 也就是门级网表实例化的元件或单元都来自该库。连接库定义 为标准单元的db格式的库文件加上pad db格式的库文件，加上 ROM，RAM等宏单元库文件 synthetic_library是综合库，它包含了一些可综合的与工艺无关 的IP。dw_foundation.sldb是Synopsys提供的名为Design Ware的 综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存 储器等IP，在综合时调用这些IP有助于提高电路性能和减少综 合时间。 符号库（symbol_library)：是工艺库元件的图形符号表示，用 来图形化显示生成的门级网表。
1)、DC的安装目录； 2)、用户的home目录； 3)、当前启动目录。
注意：后装载的启动文件中的设置将覆盖先装载的启 动文件中的相同设置。
2013-7-9
22
（四）DC的基本概念（续）
EDA技术实验
系统库变量
search_path定义库文件所在的搜索路径 目标库（targe_library）：是DC在mapping时将设计映射到特 定工艺所使用的库，就是使用目标库中的元件综合成设计的门 级网表 连接库（link_library）：是提供门级网表实例化的基本单元， 也就是门级网表实例化的元件或单元都来自该库。连接库定义 为标准单元的db格式的库文件加上pad db格式的库文件，加上 ROM，RAM等宏单元库文件 synthetic_library是综合库，它包含了一些可综合的与工艺无关 的IP。dw_foundation.sldb是Synopsys提供的名为Design Ware的 综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存 储器等IP，在综合时调用这些IP有助于提高电路性能和减少综 合时间。 符号库（symbol_library)：是工艺库元件的图形符号表示，用 来图形化显示生成的门级网表。
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Synopsys系列工具简介Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。
公司主要开发和支持基于两个主要平台的产品，Galaxy设计平台和Discovery验证平台。
这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：System Creation(系统生成)System Verification and Analysis(系统验证与分析)Design Planning(设计规划)Physical Synthesis(物理综合)Design for Manufacturing(可制造设计)Design for Verification(可验证设计)Test Automation(自动化测试)Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号与规划完整性技术)Intellectual Property and Design Reuse Technology(IP 核与设计重用技术)Standard and Custom Block Design(标准和定制模块设计)Chip Assembly(芯片集成)Final Verification(最终验证)Fabrication and Packaging(制造与封装设计工具)Technology CAD(TCAD)(工艺计算机辅助设计技术)主要包括以下工具：1.VCS (Verilog Compiled Simulator)2.DC (Design Compiler)3.ICC (IC Compiler)4.PT (PrimeTime)5.Hercules (Hercules Physical Verification)6.Star-RCXT (parasitic extraction tool)7.LEDA (LEDA Checker and LEDA Specifier)8.Formality (RTL to gate-level equivalence checking of cell-based designs)9.TetraMAX ATPG (Provides manufacturing test patterns for scan designs)1.VCS (Verilog Compiled Simulator)VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。
VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off 的要求。
VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。
VCS已经将CoverMeter 中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
VCS 和Scirocco也支持混合语言仿真。
VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。
VCS 2009.12 Linux验证库建立在经实践验证的DesignWare验证IP的基准上，并添加了对Synopsys的参考验证方法学（RVM）和本征测试平台的支持，能够实现覆盖率驱动的测试平台方法学，而且其运行时间性能提高了5倍。
VCS 2009.12 Linux 验证库是业界范围最广的基于标准的验证IP产品组合，可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的测试平台中，用于生成总线通信以及协议违反检查。
监测器提供了综合全面的报告，显示了对总线通信协议的功能覆盖率。
VCS验证库的验证IP也包含在DesignWare库中，或作为独立的套件购买。
主要优势：●业界范围最广的IP产品组合；●采用VCS & Pioneer NTB时，仿真性能有显著的提高；●可充分进行配置，达成对测试的更好控制和更快的开发测试易于使用的界面，并且提供测试平台示例，加快学习速度，并加速测试平台的开发过。
2.DC (Design Compiler)Design Compiler为Synopsys公司逻辑合成工具。
DC得到全球60多个半导体厂商、380多个工艺库的支持。
据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。
DC是十多年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。
它使IC设计者在最短的时间内最佳的利用硅片完成设计。
它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。
它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。
Synopsys发布的最新版Design Compiler综合解决方案--Design Compiler。
新版本扩展了拓扑技术，以加速采用先进低功耗和测试技术的设计收敛，帮助设计人员提高生产效率和IC性能。
拓扑技术可帮助设计人员正确评估芯片在综合过程中的功耗，在设计早期解决所有功耗问题。
此外，还支持Design Compiler中新的测试压缩技术，在实现高质量测试的同时，减少测试时间和测试数据量超过100倍，并减少后续物理实现阶段由于测试电路带来的可能的布线拥塞。
新的Design Compiler采用了多项创新综合技术，如自适应retiming和功耗驱动门控时钟，性能较以前版本平均提高8%，面积减少4%，功耗降低5%。
此外，Synopsys Formality等效检测解决方案得到了增强，能够独立、彻底地验证这些技术，因此设计者无需舍去验证就可以实现更高的性能。
美国加利福尼亚州山景城，2010年4月6日--全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司(Nasdaq:SNPS)日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。
为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。
为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。
Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。
此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。
3.ICC (IC Compiler)IC Compiler是Synopsys新一代布局布线系统（Astro是前一代布局布线系统），通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。
上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。
IC Compiler的扩展物理综合(XPS)技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。
IC Compiler采用基于TCL的统一架构，实现了创新并利用了Synopsys的若干最为优秀的核心技术。
作为一套完整的布局布线设计系统，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性(SI)优化、低功耗、可测性设计(DFT)和良率优化。
Synopsys发布的新一代布局布线解决方案--IC Complier。
新版ICC运行时间更快、容量更大、多角/多模优化(MCMM)更加智能、而且具有改进的可预测性，可显著提高设计人员的生产效率。
同时，新版本还推出了支持45nm、32nm技术的物理设计。
IC Compiler正成为越来越多市场领先的IC设计公司在各种应用和广泛硅技术中的理想选择。
新版的重大技术创新将为加速其广泛应用起到重要作用。
IC Compiler引入了用于快速运行模式的新技术，在保证原有质量的情况下使运行时间缩短了35%。
新技术将16Gb平台的容量增加到接近1,000万门，有助于用户实现更大的模块划分。
新版增加了集成的、层次化的设计规划的早期介入，有助于用户高效处理一亿门级的设计。
提高生产能效的另一个关键在于物理可行性流程，它能够使用户迅速生成和分析多次试验布局，以确定具体实现的最佳起始值。
4.PT (PrimeTime)PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。
PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。
PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。
Galaxy™ 设计平台中的时序验证核心工具--PrimeTime®的最新版本凭借其静态时序分析能力和对数百万门设计进行认可的能力，成为新的时序工具标准。
从用户使用情况显示，最新发布的PrimeTime的运行速度比之前版本平均提高了2到7倍，从而提升了设计者的设计能力，并实现快速的时序认可。
PrimeTime强大的性能得益于在生成报告和基于标准延迟文件（SDF）的时序分析方面的算法的改进。
PrimeTime提供全芯片级的静态时序分析，同时整合了延迟计算和先进的建模功能，以实现有效而又精确的时序认可。
PrimeTime SI是全芯片门级信号完整性分析工具。
PrimeTime SI建立在成功流片验证过的PrimeTime平台之上的，提供精确的串扰延迟分析，IR drop(电压降落)分析和静态时序分析。
PrimeTime SI业界领先的超快运行时间和处理容量让数百万门的复杂设计一次流片成功，让设计者取得极快的进入市场时间。
PrimePower是一种针对复杂百万门级设计的动态全芯片功耗验证工具，具有门级功耗分析的能力。
PrimePower能准确而有效地验证ASIC/SOC设计中平均和峰值功耗。
PrimePower全面的功耗验证帮助工程师选择正确的封装方案，决定散热要求，确证设计正确。
精确的算法为门级性能的估算提供了有如SPICE般的精度（误差在5%-10%）；基于事件的峰值功耗验证提供了分辨率达100ps的分析能力；对千万门级的电路的门级分析的能力；无缝的结合到工业界标准的流程中，功能强大，使用方便。