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实验二组合逻辑电路的设计一、实验目的：1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。
2、加深对EPLD设计全过程的理解。
3、掌握组合逻辑电路的静态测试方法。
二、实验设备：PC机三、实验内容：1、用VHDL语言输入法设计三人表决器，其输入为8421码，要求当输入1的个数大于等于2时，判别电路输出为1；反之为0。
2、用VHDL语言输入法设计8-3编码器。
四、实验步骤：（一）三人表决器1、采用文本编辑器输入三人表决器VHDL语言源程序，建立工程。
VHDL语言源程序如下所示：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bj isport (m:in std_logic_vector(2 downto 0);y:out std_logic);end;architecture one of bj isbeginprocess (m)beginif m="000" then y<='0';elsif m="001"then y<='0';elsif m="010"then y<='0';elsif m="011"then y<='1';elsif m="100"then y<='0';elsif m="101"then y<='1';elsif m="110"then y<='1';elsif m="111"then y<='1';end if;end process;end;2、编译并进行仿真，仿真结果如下所示：由仿真结果可以验证当输入1的个数大于等于2时，判别电路输出为1；反之为0。
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
一、实验名称1. 实验一QuartusⅡ原理图输入法设计与实现2. 实验二用VHDL设计与实现组合逻辑电路（一）3. 实验三用VHDL设计与实现时序逻辑电路（二）4.实验四用VHDL设计与实现时序逻辑电路（三）(数码管动态扫描控制器)二、实验任务要求1.实验一:○1用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；○2用上面生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用3线-8线译码器（74LS138）和逻辑门设计实现函数F=CBA+CBA+CBA+CBA，仿真验证其功能，并下载到实验班测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；2.实验二：○1用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个…1‟时，输出为…1‟，否则输出为…0‟，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○2用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验班测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；3.实验三：○1用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。
要求在Quartus Ⅱ平台上设计程序并仿真验证设计；○2用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○3将分频器、8421十进制计数器、数码管译码器3个电路进行连接并下载测试。
4.实验四：○1用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上，仿真验证其功能，并下载到实验板测试；（必做）○2用VHDL语言设计并实现六个数码管循环左滚动，时钟点亮6个数码管，坐出右进，状态为：012345→123450→234501→345012→450123→501234→012345；（选做）○3用VHDL语言设计并实现六个数码管向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个地点亮。
实验二组合逻辑电路的VHDL实现一、实验目的掌握使用VHDL语言进行时序逻辑电路设计的方法。
二、实验设备及器件IBM PC机一台三、实验内容（1）用VHDL 语言设计一个D触发器，对程序进行编译和仿真，并记录仿真波形。
提示：D触发器的符号如右图所示，当时钟信号输入端CLK接收到上升沿信号时，输入端D的信号被传送到输出端Q输出，否则输出端Q维持原来的状态不变。
实验代码：D触发器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1 <= D ;END IF;Q <= Q1 ; --将内部的暂存数据向端口输出END PROCESS ;END bhv;（2）用VHDL语言设计一个十进制加法计数器，对程序进行编译和仿真，并记录仿真波形。
提示：十进制加法计数器的电路如下图所示，在时钟信号的驱动下，计数器进行累加，每次加1，其输出状态由0000变化到1001，加满回零。
当复位输入端reset为低电平时，计数器复位，输出状态回到0000。
十进制加法计数器电路图实验代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jsq10 ISPORT(CLK,RESET:IN STD_LOGIC;Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END jsq10;ARCHITECTURE ONE OF jsq10 ISBEGINPROCESS(CLK,RESET)BEGINIF(RESET='0') THEN Q<="0000";ELSIF(CLK' EVENT AND CLK='1') THENQ<="0000";ELSEQ<=Q+1;END IF;END IF;END PROCESS;END ONE;（3）用VHDL语言设计一个电平锁存器，对程序进行编译和仿真，并记录仿真波形。
数字逻辑电路实验报告指导老师:班级:学号:姓名：时间：第一次试验一、实验名称：组合逻辑电路设计1二、试验目的：掌握组合逻辑电路的功能测试。
1、验证半加器和全加器的逻辑功能。
2、、学会二进制数的运算规律。
3、试验所用的器件和组件：三、74LS00 3片，型号二输入四“与非”门组件74LS20 1片，型号四输入二“与非”门组件74LS86 1片，型号二输入四“异或”门组件实验设计方案及逻辑图：四、/全减法器，如图所示：1、设计一位全加时做减法运时做加法运算，当M=1M决定的，当M=0 电路做加法还是做减法是由SCin分别为加数、被加数和低位来的进位，、B和算。
当作为全加法器时输入信号A分别为被减数，减数Cin、B和为和数，Co为向上的进位；当作为全减法时输入信号A 为向上位的借位。
S为差，Co和低位来的借位，1）输入/（输出观察表如下：（2）求逻辑函数的最简表达式函数S的卡诺图如下：函数Co的卡诺如下：化简后函数S的最简表达式为：Co的最简表达式为：2（3）逻辑电路图如下所示：、舍入与检测电路的设计：2F1码，用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421为奇偶检测输出信号。
当电路检测到输入的代码大于或F2为“四舍五入”输出信号，的个数为奇数时，电路。
当输入代码中含1F1=1;等于5是，电路的输出其他情况F1=0 F2=0。
该电路的框图如图所示：的输出F2=1，其他情况输出观察表如下：（输入/0 1 0 0 1 01 0 1 0 0 11 1 1 0 0 01 0 1 1 1 11 0 0 1 0 11 0 1 0 0 11 0 0 1 1 01 1 1 0 1 11 0 1 1 0 011111求逻辑函数的最简表达式（2）的卡诺如下：函数F1 F2函数的卡诺图如下：的最简表达式为：化简后函数F2 的最简表达式为：F1）逻辑电路图如下所示；（3课后思考题五、化简包含无关条件的逻辑函数时应注意什么？1、答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中，并不影响函数的实际逻辑功能。
汕头大学实验报告学院:工学院系:电子专业年级成绩:姓名:学号组:实验时间:2010-04-10指导教师签字:________________________________________实验《二》：组合逻辑与时序逻辑电路的VHDL模型实验一、实验目的：1、掌握组合逻辑和时序逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
加深FPGA设计的过程，并比较原理图输入和文本输入的优劣。
3、了解通用同步计数器，异步计数器的使用方法。
4、理解积分分频器的原理。
二、硬件要求1、拨位开关。
2、FPGA主芯片：EP1K30QC208。
3、LED显示模块。
三、实验原理译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。
译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。
例如下面为常见的3×8译码器的真值表：A0 A1 A2000001010011100101110111Y0Y1Y2Y3Y4Y5Y6Y710000010000010000001000010000001000001000001实验中可根据需要，为3×8译码器加入使能控制脚。
一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。
1、分频结果＝来源频率×N/（2ⁿ－1）2、频率波形不均匀。
四、实验内容及步骤本实验内容是完成38译码器和分频器的设计，然后将3×8译码器的结果在实验箱上实现，分频器则能正确仿真、显示，实验步骤如下：1、编写3×8译码器的VHDL代码。
2、用Quartus II对其进行编译仿真。
3、在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。
4、给芯片进行管脚绑定，在此进行编译。
5、根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连线。
6、给目标板下载代码，在开关输入键值，观看实验结果。
VHDL 实验报告******班级：电子0701学号：************实验一组合逻辑电路设计一实验目的：1. 熟悉mux+pluxII软件，可以进行新文件的编辑和文件的修改。
2. 掌握门电路VHDL语言程序设计方法。
3. 掌握选择器VHDL语言程序设计方法。
4. 掌握加法器VHDL语言程序设计方法。
5. 熟悉VHDL编程的基本方法。
二实验设备：1.计算机2.Max+PlusII软件三实验原理及内容：1 二输入与门（1）实验原理二输入与门是我们数字电路中的一个基础逻辑门电路，是最基本的逻辑门电路之一，也是最简单的逻辑门之一。
它能实现两个输入端的相与，一般有三个端口。
二输入与门的表达式是：Y=ab二输入与门的逻辑符号如图（1）所示，真值表如表（1）所示。
图（1）与门逻辑符号表（1）与门真值表（2）实验内容a.在mux+pluxII文本编辑环境下，打开新文本，编写两输入与门VHDL语言源程序，程序设计如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 ISPORT(a,b: IN STD_LOGIC;Y: OUT STD_LOGIC);END and2;ARCHITECTURE behave OF and2 ISBEGINY <= a and b;END behave;b．对源程序进行编译，按照提示进行修改，直至编译通过。
c．对编译程序进行仿真，分析并记录仿真波形，其仿真波形图如图（2）所示。
图（2）二输入与门仿真图d.在自己的目录下保存相应的源文件、波形文件。
2 四选一选择器（1）实验原理四选一选择器如图（3）所示，真值表如表（2）所示。
图（3）mux4管脚图表（2）mux4真值表（2）实验内容a.在mux+plusII文本编辑环境下，打开新文件，编辑四选一VHDL源程序文件，其程序设计如下：LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(A: IN STD_LOGIC_VECTOR (1 DOWNTO 0);D0,D1,D2,D3:IN STD_LOGIC;G:IN STD_LOGIC;Y: OUT STD_LOGIC);END mux4;ARCHITECTURE dataflow OF mux4 ISBEGINPROCESS (A,D0,D1,D2,D3,G)BEGINIF (G ='0') THENIF (A="00")THEN Y <= D0;ELSIF(A="01")THEN Y <= D1;ELSIF(A="10")THEN Y <= D2;ELSE Y <= D3;END IF;ELSE Y <='0';END IF;END PROCESS;END dataflow;b.对源程序进行编译，按照提示进行修改，直到编译通过。
实验二 文本输入方式设计数字逻辑电路一、实验目的：1、 掌握VHDL 语言的基本语法和设计文件的基本结构。
2、 掌握组合逻辑电路的特性及设计和调试方法。
3、 掌握时序逻辑电路的特性及设计和调试方法。
4、 掌握常用的组合逻辑电路和时序逻辑电路的设计方法。
二、实验的硬件要求：1、 EDA/SOPC 实验箱。
2、 计算机。
三、实验原理数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。
组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。
时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。
1、组合逻辑电路①组合逻辑电路的定义通常组合逻辑电路可以用图1.1所示结构来描述。
其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。
输入和输出之间的逻辑函数关系可用式1.1表示： ②组合逻辑电路的设计方法组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。
理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。
在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。
设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。
组合电路的基本设计步骤可用图1.2来表示。
③组合逻辑电路的特点及设计时的注意事项a)组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。
（实际电路中图 2.1 组合逻辑电路框图L0=F0(X0,X1,···Xn) · · ·Lm=F0(X0,X1,···Xn)（1.1）图 2.2 组合电路设计步骤示意图图还要考虑器件和导线产生的延时）。
实验二 组合逻辑电路的VHDL 设计一、实验目的与要求 1、目的（1）熟悉VHDL 语言的基本结构（2）掌握用VHDL 语言实现组合逻辑功能器件的逻辑功能的一般方法。
2、要求（1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图；（3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。
二、实验设备、环境PII 以上计算机，装有QuartusII 软件 三、方法与步骤（一）教师简单回顾所需知识并演示较一个简单功能的实现过程。
1、 简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、 回顾QuartusII 的VHDL 操作步骤3、 以4选1数据选择器为例，重点演示该组合逻辑单元的VHDL 设计过程。
（1）4选1数据选择器的真值表与电路符号（2）4选1数据选择器的参考VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 ISPORT(S ：IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D ： IN STD_LOGIC; Y ：OUT STD_LOGIC );地址输入输出S0 S1 0 0 A 0 1 B 1 0 C 11DS[1..0]A B C DYMULTI_4VA B C DS[1..0]YEND mux41;ARCHITECTURE a OF mux41 ISBEGINPROCESS (s,A,B,C,D)BEGINIF (S="00") THENY <= A;ELSIF (S="01") THENY <= B;ELSIF (S="10") THENY <= C;ELSIF (S="11") THENY <= D;END IF;END PROCESS;END a;四、实验过程、内容、数据处理及分析按照设计选题编写简单程序1、可供选择进行设计的组合逻辑电路如下，要求规定课时内至少完成3种逻辑电路的设计。
verilog时序逻辑和组合逻辑摘要：1.Verilog 语言概述2.组合逻辑概念与描述3.时序逻辑概念与描述4.组合逻辑与时序逻辑的区别5.Verilog 中组合逻辑和时序逻辑的实例正文：一、Verilog 语言概述Verilog 是一种硬件描述语言，主要用于设计数字电路和系统。
它可以描述电路的结构、功能和时序，并可以进行仿真和综合。
在Verilog 中，我们可以使用不同的逻辑描述方式来实现组合逻辑和时序逻辑电路。
二、组合逻辑概念与描述组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
组合逻辑不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。
通常可以通过真值表的形式表达出来。
在Verilog 中，我们可以使用wire 和reg 类型来描述组合逻辑电路。
wire 类型相当于实际的连接线，变量的值随时发生变化，用assign 连接。
reg 类型则是寄存器类型，在下一个触发机制到来之前保留原值，用always 描述。
三、时序逻辑概念与描述时序逻辑电路的特点是输出不仅取决于当前输入，还与电路原来的状态有关。
时序逻辑涉及对信号跳变沿的处理，通常包含存储电路和反馈电路。
时序逻辑电路的行为可以用状态转移方程或状态机描述。
在Verilog 中，我们可以使用always 块和状态机描述时序逻辑电路。
always 块用于描述时序逻辑中的行为，可以对信号进行赋值、存储和输出。
状态机则是一种更加直观的描述时序逻辑电路的方法，通过描述状态转移方程来实现。
四、组合逻辑与时序逻辑的区别组合逻辑和时序逻辑的主要区别在于对信号跳变沿的处理。
组合逻辑不涉及对信号跳变沿的处理，而时序逻辑需要对信号跳变沿进行处理。
此外，组合逻辑通常是并行执行的，而时序逻辑则涉及到时序执行。
五、Verilog 中组合逻辑和时序逻辑的实例在Verilog 中，我们可以通过编写不同的模块来实现组合逻辑和时序逻辑电路。
组合电路和时序电路的VHDL基本设计方法分析物理与电子工程学院 2008级电子信息科学与技术本科班杨振学号：2008080077摘要：本文通过对二选一多路选择器、D触发器、一位二进制全加器的设计过程分析，介绍了组合电路和时序电路的VHDL基本设计方法。
关键字：组合电路、时序电路、VHDL设计方法Combinatorial circuit and sequential circuits of VHDLbasic design method analysisDepartment of Physics and Electronic Science Electronic Information Science and Technology2008 grade Yang ZhenStudent ID : 2008080077Abstract: Based on alternative multiplexer, D flip-flop, a binary QuanJia the design process analysis, this paper introduces the combinational circuits and sequential circuits of VHDL basic design method.Key words: Integrated circuit, Sequential circuits, VHDL design method0引言由于用硬件描述语言对电子线路进行表达和设计是EDA建模和实现技术中最基本好最重要的方法，其他许多方法都是建立在这一基础之上的，因此VHDL的学习对于掌握EDA技术是十分重要的。
多路选择器是典型的组合电路，最简单最常用并最具代表性的时序电路是D触发器，它是现代数字系统中最基本和典型的时序单元和底层文件。
故以它们的VHDL表述与设计为例，引出相关的VHDL结构、语句表述、数据规则和语法特点，并加以说明。
汕头大学实验报告
学院: 工学院系: 电子专业年级成绩:
姓名: 学号组: 实验时间: 2010-04-10 指导教师签字:
_______________________________________________________________________________ 实验《二》：组合逻辑与时序逻辑电路的VHDL模型实验
一、实验目的：
1、掌握组合逻辑和时序逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
加深FPGA设计的过程，并比较原理图输入和
文本输入的优劣。
3、了解通用同步计数器，异步计数器的使用方法。
4、理解积分分频器的原理。
二、硬件要求
1、拨位开关。
2、FPGA主芯片：EP1K30QC208。
3、LED显示模块。
三、实验原理
译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。
译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。
例如下面为常见的3×8译码器的真值表：
实验中可根据需要，为3×8译码器加入使能控制脚。
一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。
1、分频结果＝来源频率×N/（2ⁿ－1）;
2、频率波形不均匀。
四、实验内容及步骤
本实验内容是完成38译码器和5/8分频器的设计，然后将3×8译码器的结果在实验箱上实现，5/8分频器则能正确仿真、显示，实验步骤如下：
1、编写3×8译码器的VHDL代码。
2、用Quartus II对其进行编译仿真。
3、在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。
4、给芯片进行管脚绑定，在此进行编译。
5、根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连
线。
6、给目标板下载代码，在开关输入键值，观看实验结果。
7、编写5/8分频器的VHDL代码。
8、用Quartus II对其进行编译仿真。
9、使用WaveForm进行波形仿真。
五、实验结果与分析
1、对于3×8译码器，设置了3位拨动开关为输入，8位LED为输出。
时序仿真结果如下：
由图可知，A的三位为输入，Y的8位为输出。
符合三八译码器真值表。
经过验证，3位拨
动开关的不同组合输入，都会在LED上得到正确的输出。
验证了38译码器的功能。
2、5/8分频器
由图可知，实现了5/8分频器的功能，仿真成功。
六、程序代码
1、38译码器：
LIBRARY ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY decode3_8 IS
port(a:in std_logic_vector(2 downto 0);
en:in std_logic;
y:out std_logic_vector(7 downto 0));
end decode3_8;
architecture behave of decode3_8 is
signal sel:std_logic_vector(3 downto 0);
begin
sel(0)<=en; sel(1)<=a(0);
sel(2)<=a(1);sel(3)<=a(2);
with sel select
y<="00000001"when"0001",
"00000010"when"0011",
"00000100"when"0101",
"00001000"when"0111",
"00010000"when"1001",
"00100000"when"1011",
"01000000"when"1101",
"10000000"when"1111",
"11111111"when others;
end behave;
2、5/8分频器
LIBRARY ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY fp5_8 IS
port(cp:in std_logic;
op:out std_logic);
end fp5_8;
architecture behave of fp5_8 is
signal dly:std_logic;
signal qn:std_logic_vector(3 downto 0);
begin
process(cp)
begin
if cp'event and cp='1' then
dly<=qn(3);
qn<=qn+5;
end if;
end process;
op<=(qn(3) Xor dly) and (not cp);
end behave;
七、思考题
如果要设计7/8分频器，需要如果进行改动？
答：只需要把程序里的qn<=qn+5 改为qn<=qn+7就能实现7/8分频了。
