实验5 时序逻辑电路(更新)

实验五时序逻辑电路应用一、实验目的1．了解用触发器组成计数器电路的方法。

2．掌握集成计数器的工作原理和使用方法。

3．掌握任意进制计数器的分析和设计方法。

二、实验原理1．触发器双稳态触发器具有两个互补的输出端Q，Q—，触发器正常工作时，Q与Q—的逻辑电平总是互补，即一个为“0”时另一个一定是“1”。

当触发器工作在非正常状态时，Q和Q—的输出电平有可能相同，使用时必须注意避免出现这种情况。

JK触发器具有两个激励输入端“J”，“K”，其特性方程为：Q n+1 = JQ—n + K—Q n。

在时钟脉冲CP有效触发时，输出可以实现“同步置位”、“同步复位”、“状态不变”、“状态变反”四种功能。

74LS112是下降沿触发有效的集成JK触发器，片上有两个JK触发器，引脚标号以“1”，“2”区别，如图5-1（a）所示。

D触发器只有一个激励输入端“D”，当触发脉冲有效时，D触发器的输出与激励输入相同。

74LS74是上升沿触发有效的双D集成触发器，片上有两个D触发器，引脚排列如图5-1（b）所示。

集成触发器一般具有直接（direct）置位、复位控制端S-d 、R-d，如图5-1中741LS12和74LS74引脚图所示。

当R-d或S-d有效时（为低电平“0”），触发器立即被复位或者置位。

所以，R-d、S-d又称异步复位、置位端。

直接置位、复位功能可以用来预置触发器的初始状态，但在使用时必须注意两者不允许同时有效，而且时钟触发控制必须无效。

（a）（b）（c）图5-12．集成计数器计数器是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，除了有计数功能外，还具有定时、分频等功能。

计数器按触发器时钟的连接方式区分，有同步和异步；按计数过程中数字的增减来分，又可分为加法计数器和减法计数器。

由于计数器的应用极其广泛，因此集成电路制造商生产了各种功能的通用集成计数器，用户可以通过不同的连接得到任意进制的计数器。

74LS 290是二-五-十进制异步集成计数器，片内有两个独立的计数器，一个是二进制计数器，CP 0为时钟脉冲输入端，Q 0为输出端；另一个是异步五进制加计数器，CP 1为时钟脉冲输入端，Q 3，Q 2，Q 1为输出端。

实验： 时序逻辑电路实验一、 实验目的（1）学习集成电路计数器74LS90、74LS163的使用方法。

（2）用74LS90构成数字频率计及电子表计时电路。

二、 实验仪器(1) 双线示波器 （2）数字万用表(3) TES-1电子技术学习机三、 实验内容实验13.1 十进制计数器74LS90的使用(一) 用一片74LS90组件按BCD 码接成八进制计数器，其四个输出端接到实验箱上的译码电路的输入端，而在CP A 端送入单脉冲，验证其逻辑功能。

如图13.1所示。

(二) 用两片74LS90按BCD 码接成24进制计数器，计数结果的显示方式同(一)。

(三) 用一片74LS90按5421码接成八进制计数器，其四个输出端分别接到实验箱里的发光二极管上，计数信号仍用手动单脉冲，观察显示结果。

(四) 用两片74LS90按5421码接成24进制计数器，计数结果的显示方式同(三)。

实验13.2 四位同步二进制计数器74LS163的使用(一) 试用一片74LS163按8421码接成八进制计数器，并将计数结果用实验箱上的译码显示电路显示出来，注意将其清零方式与74LS90相比较。

(二) 试利用两片74LS163组件的置入端和进位端，构成24进制计数器。

C B A7D 译码电路Q D Q C Q B CP A Q A单脉冲学习机图13.1 74LS90实验13.3 数字频率计（一）数字频率计原理数字频率计是一个能测出某一变化信号的频率并用数字形式显示测量结果的仪器。

图13.2为数字频 率计的基本框图。

图中，设u x 是经过整形的某一频率的被测脉冲信号，当持续1秒钟的闸门控制信号到来后，与非门（闸门）处于开门状态，u x 得以通过，进入计数器并被累计起来。

1秒钟后，闸门控制信号为0，闸门关闭，于是显示器上显示的数字就是“脉冲数／秒”，这正是u x 的频率数。

（二）实验电路说明1.数字频率计电路原理图如图13.3所示，其中四位十进制计数显示系统在实验箱上已接好，实验者的任务是完成其余部分（称为时序控制部分）的接线。

实验时序逻辑电路实验一、实验目的和要求1．掌握双J-K触发器组成的时钟变换电路的电路结构与计算机仿真设计方法。

2．掌握四锁存D型触发器组成的智力竞赛抢答器电路的电路结构与计算机仿真设计方法。

二、实践内容或原理1．双J-K触发器组成的时钟变换电路该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。

图1.1所示电路是由双J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。

将CC4027的J1端（引脚6）接至1Q端（引脚2），K1端（引脚5）接至Q1端（引脚1），CP1端（引脚3）接与非门U2A和门U2C的输入端。

假设Q1端初始状态为低电平“0”状态，当图1.1 时钟变换电路CP1脉冲上升沿到达后，Q1端变为高电平“1”状态，1Q端为低电平“0”状态。

CP1脉冲和Q1端输出经门U2A与非后送入反相器门U2B，输出一个与CP 脉冲同步的脉冲。

当第二个CP上升沿到达后，Q1变为低电平“0”状态，1Q变为高电平“1”状态。

CP和1Q端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。

应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA与QB相差180°波形如图2所示。

为了避免输出端出现竞争冒险，将时钟经两级与非门延迟后再加到与非门U2A和U2C的输入端。

图1.2 QA、QB输出波形图2．四锁存D型触发器组成的智力竞赛抢答器智力竞赛抢答电路如图2.1所示，该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。

至于哪一位数据最先到来，则可从LED指示看出。

该电路主要用于智力竞赛抢答器中。

图2.1所示电路是由四锁存D型触发器4042BD，双4输入端与非门4012BD、四2输入端或非门4001BD和六同相缓冲/变换器4010BC1构成的智力竞赛抢答器。

电路工作时，BD4042的极性端EO（POL）处于高电平“1”，E1（CP）端电平由0Q～3Q和复位开关产生的信号决定。

一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。

2. 掌握时序逻辑电路的设计方法和测试方法。

3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。

二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。

本实验主要涉及计数器和寄存器两种时序逻辑电路。

计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。

常见的计数器有二进制计数器、十进制计数器和可编程计数器等。

寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。

常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。

三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。

（2）设计一个10进制计数器，实现0-9的循环计数。

2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。

（2）设计一个移位寄存器，实现数据的右移和左移。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试计数器的计数功能。

2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试寄存器的存储和读取功能。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。

（2）10进制计数器能够实现0-9的循环计数。

2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。

（2）移位寄存器能够实现数据的右移和左移。

3. 时序逻辑电路测试（1）计数器的计数功能正常。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

实验五、时序逻辑电路仿真实验
实验目的：
1、掌握常用触发器的逻辑功能和时序特性。

2、掌握利用Multisim仿真软件进行时序逻辑电路仿真分析的一般方法。

3、掌握计数器的工作原理，掌握中规模集成计数器的逻辑功能及应用。

4、掌握计数器的级联方法，并会用中规模集成计数器设计任意进制的计数器。

实验内容：
一、JK触发器逻辑功能仿真实验
1、异步置位(PR)和异步复位(CLR)功能测试
2.5 V
JK触发器测试
2、
2.5 V
二、D触发器逻辑功能仿真实验（选作）
在仿真工作区搭建下图仿真电路, 根据输出端的状态和逻辑分析仪输出的触发器工作波形，分析D触发器逻辑功能。

CP
Q
Q'
三、集成计数器应用设计仿真实验 1、
采用集成同步十进制计数器74LS160，与非门74LS00D ，一个带译码的显示数码管DCD_HEX,分别用反馈清零法和置数法设计设计模为7的计数器，并且接上逻辑分析仪，便于观察时序逻辑。

比较两种电路计数的异同。

2、
采用两片集成同步十进制计数器74LS160级联设计一个24进制的加法计数器。

要求使用串行进位的方式和并行进位的方式两种方法分别设计，输出用带译码的显示数码管DCD_HEX 显示。

3、用二进制同步计数器74LS161两个，逻辑门若干，要求将1KHZ的信号分
别10分频、100分频，并用逻辑分析仪显示原始信号和各分频信号。

（计数器应用扩展训练，选作）
10分频的电路图及其信号图：
100分频的电路图。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。

2．掌握常用中规模集成计数器的逻辑功能和使用方法。

二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。

三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。

在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。

2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。

74LSl63是同步置数、同步清零的4位二进制加法计数器。

除清零为同步外，其他功能与74LSl61相同。

二者的外部引脚图也相同，如图5.1所示。

表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D0 ××××（）××××0 0 0 0 异步清零1 0 ××D A D B D C D D D A D B D C D D同步置数1 1 0 ××××××保持数据保持1 1 ×0 ×××××保持数据保持1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。

第二类是由集成二进制计数器构成计数器。

第三类是由移位寄存器构成的移位寄存型计数器。

第一类，可利用时序逻辑电路的设计方法步骤进行设计。

二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。

采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。

1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。

（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。

所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。

实验五时序逻辑电路设计
一、实验目的
1．掌握使用中规模集成器件设计任意模值计数器的方法；
2．掌握使用Verilog HDL设计计数器的方法。

3．掌握数字系统的设计方法。

二、实验仪器及设备
1．PC机 1台（1G以上内存）
2
三、实验准备及预习
1. 复习使用中规模集成器件设计计数器的方法；
2．复习Verilog HDL对计数器的建模方法，完成实验内容（三）要求的电路设计，写出实现代码。

3．复习Quartus II的开发、仿真流程。

四、实验内容：
1．用中规模集成计数器74LS161分别组成8421码十进制和六进制计数器，然后连接成一个60进制计数器（6进制为高位、10进制为低位）。

要求：
（1）在Quartus II 8.1环境中完成电路图绘制、编译。

（2）在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并记录/打印仿真结果。

（3）分析并说明电路的工作原理。

2.使用Verilog HDL描述模为60的计数器。

要求：
（1）电路能够按照BCD码进行计数；
（2）电路具有异步复位端。

3．设计并实现一个秒表，计时长度为60秒，计时单位为秒。

要求：
（1）用七段数码管显示计秒状态；
（2）用50MHz的时钟率，产生1Hz频率。