[全]数字电路--数据分配器

数据选择器与数据分配器的设计与仿真数据选择器与数据分配器的设计与仿真摘要：基于量⼦元胞⾃动机的双稳态特性和数字电路，本⽂探讨了4位数据选择器和4位数据分配器的设计⽅法，并利⽤QCADesigner仿真验证了其电路设计的正确性，对以后8位、16位或更⾼位的数据选择器与数据分配器具有⼀定的借鉴意义。

关键词：量⼦元胞⾃动机、数据选择器和数据分配器、QCADesigner仿真1、引⾔有研究认为，当电⼦器件的尺⼨达到70 nm 时, 由于功率耗散和相互连接等问题使得基于传统CMOS 技术的器件尺⼨的进⼀步减⼩变得不太可能[1]，这就需要发展⼀种不同于传统CMOS 的器件技术来使电⼦器件能继续朝纳⽶级⽅向发展。

近年来，有些学者提出量⼦元胞⾃动机(Quantum Cellular Automaton，QCA)的结构，它通过电⼦在量⼦元胞⾃动机上占据的位置来携带⼆进制信息⽽不是通过传统的电流开关来表⽰⼆进制信息。

量⼦细胞⾃动机的结构, 在⽤分⼦实现时, 其特征尺⼨仅为⼏纳⽶，具有低功耗、⾼集成度和⽆引线集成等优点, 将是新⼀代的电⼦元件之⼀。

然⽽，基于QCA实现数字逻辑系统，均需要展开⼤量的研究⼯作。

作为基于QCA数字逻辑系统的基础，需要有完整的逻辑单元库。

迄今，虽然有⼈提出了各种加法器[2-4]、乘法器[5]和其他电路[6]的设计，但是，数据选择器和数据分配器的设计还缺乏研究。

本⽂结合QCA和数字电路相关知识和化简思想的设计了数据分配器和数据选择器，并利⽤QCADesigner仿真验证了其电路设计的正确性。

此外，此电路设计中采⽤基本QCA器件组合和相同逻辑功能电路合并的思想，具有较强的普适性，对以后的电路设计也有⼀定的借鉴意义。

2、量⼦元胞⾃动机的基本元素QCA是由基本的逻辑器件组成的，这些基本量⼦器件主要有含有两个静电⼦的标准元胞和旋转元胞，每个元胞通过内部电⼦所处的位置定义它的极性，元胞之间极性的传递或改变是依靠两元胞间电⼦的库仑作⽤和元胞内电⼦的隧穿作⽤，每个元胞中的电⼦被⾼度极化，电⼦云密度沿元胞两个垂直的对⾓分布中的⼀个⽅向分布，⼀个元胞的极化能引起临近元胞的极化，从⽽实现数据的传递。

数字电路-08数据选择器和数据分配器应用实验一． 实验目的1. 了解变量译码器和数据选择器的逻辑功能和具体应用。

2. 熟悉中规模组合逻辑器件功能的测试和设计方法。

二． 实验原理（1）变量译码器变量译码器有n 个输入，2n个输出，每个输出唯一地对应一组输入构成的二进制 码，当且仅当输入组合为该码时，输出呈有效电平。

中规模TTL 集成译码器有74LS139（双2输入、4输出）、74LS138（3输入、8输出）和74LS154（4输入、16输出），输出均为低电平有效，并具有低电平有效的使能控制端S —-。

变量译码器除在数字系统中起二进制译码作用外，还可实现组合逻辑函数、数据分配等功能。

74LS139的引脚图如图8-1（a ）所示，片上有两个独立的2线-4线译码器，各 输出逻辑表达式为：Y ——0 =01A A S ⋅⋅、Y ——1 = 01A A S ⋅⋅、Y ——2 =01A A S ⋅⋅、Y ——3 = 01A A S ⋅⋅显然，当使能S —-为有效电平“0”时，如果译码器A 1，A 0输入的是逻辑函数的输入变量A ，B ，则Y ——i 代表了A ，B 构成的最小项m i 的反函数（最大项）。

所以，2线-4线通用译码器可附加与非门（与门）实现用标准与-或（标准或-与）表达式表示的二变量组合逻辑函数。

同理，n 线-2n 线通用译码器可实现n 变量的组合逻辑函数。

如果把译码器的使能端S 作为数据输入端，则可实现数据分配功能。

被分配的串行数字信号D i 从S 输入，当A 1，A 0为不同的二进制码时，D i 信号被分配到译码器对应的输出端Y ——i 。

比如A1A0为“11”时， D i 信号被分配到Y ——3，此时Y ——0～Y ——2输出均为高电平。

（a ） （b ） （c ）图8-1 器件引脚排列（2）数据选择器数据选择器有n 位控制信号，2n 个数据输入。

每组控制码能够选择唯一的一个数据输出，类似由控制码切换的多选一开关。

《数字电子技术》目录第1章数制与编码1.1 数字电路基础知识1.1.1 模拟信号与数字信号1.1.2 数字电路的特点1.2 数制1.2.1 十进制数1.2.2 二进制数1.2.3 八进制数1.2.4 十六进制数1.3 数制转换1.3.1 二进制数与八进制数的相互转换1.3.2 二进制数与十六进制数的相互转换1.3.3 十进制数与任意进制数的相互转换1.4 二进制编码1.4.1 加权二进制码1.4.2 不加权的二进制码1.4.3 字母数字码1.4.4 补码1.5带符号二进制数的加减运算1.5.1 加法运算1.5.2 减法运算第2章逻辑门2.1 基本逻辑门2.1.1 与门2.1.2 或门2.1.3 非门2.2 复合逻辑门2.2.1 与非门2.2.2 或非门2.2.3 异或门2.2.4 同或门2.3 其它逻辑门2.3.1 集电极开路逻辑门2.3.2 集电极开路逻辑门的应用2.3.3 三态逻辑门2.4 集成电路逻辑门2.4.1 概述2.4.2 TTL集成电路逻辑门2.4.3 CMOS集成电路逻辑门2.4.4 集成逻辑门的性能参数2.4.5 TTL与CMOS集成电路的接口*第3章逻辑代数基础3.1 概述3.1.1 逻辑函数的基本概念3.1.2 逻辑函数的表示方法3.2 逻辑代数的运算规则3.2.1 逻辑代数的基本定律3.2.2 逻辑代数的基本公式3.2.3 摩根定理3.2.4 逻辑代数的规则3.3 逻辑函数的代数化简法3.3.1 并项化简法3.3.2 吸收化简法3.3.3 配项化简法3.3.4 消去冗余项法3.4 逻辑函数的标准形式3.4.1 最小项与最大项3.4.2 标准与或表达式3.4.3 标准或与表达式3.4.4 两种标准形式的相互转换3.4.5 逻辑函数表达式与真值表的相互转换3.5 逻辑函数的卡诺图化简法3.5.1 卡诺图3.5.2 与或表达式的卡诺图表示3.5.3 与或表达式的卡诺图化简3.5.4 或与表达式的卡诺图化简3.5.5 含无关项逻辑函数的卡诺图化简3.5.6 多输出逻辑函数的化简*第4章组合逻辑电路4.1 组合逻辑电路的分析4.1.1 组合逻辑电路的定义4.1.2 组合逻辑电路的分析步骤4.1.3 组合逻辑电路的分析举例4.2 组合逻辑电路的设计4.2.1 组合逻辑电路的一般设计步骤4.2.2 组合逻辑电路的设计举例4.3 编码器4.3.1 编码器的概念4.3.2 二进制编码器4.3.3 二－十进制编码器4.3.4 编码器应用举例4.4 译码器4.4.1 译码器的概念4.4.2 二进制译码器4.4.3 二－十进制译码器4.4.4 用译码器实现逻辑函数4.4.5 显示译码器4.4.6 译码器应用举例4.5 数据选择器与数据分配器4.5.1 数据选择器4.5.2 用数据选择器实现逻辑函数4.5.3 数据分配器4.5.4 数据选择器应用举例4.6 加法器4.6.1 半加器4.6.2 全加器4.6.3 多位加法器4.6.4 加法器应用举例4.6.5 加法器构成减法运算电路*4.7 比较器4.7.1 1位数值比较器4.7.2 集成数值比较器4.7.3 集成数值比较器应用举例4.8 码组转换电路4.8.1 BCD码之间的相互转换4.8.2 BCD码与二进制码之间的相互转换4.8.3 格雷码与二进制码之间的相互转换4.9 组合逻辑电路的竞争与冒险4.9.1 冒险现象的识别4.9.2 消除冒险现象的方法第5章触发器5.1 RS触发器5.1.1 基本RS触发器5.1.2 钟控RS触发器5.1.3 RS触发器应用举例5.2 D触发器5.2.1 电平触发D触发器5.2.2 边沿D触发器5.3 JK触发器5.3.1 主从JK触发器5.3.2 边沿JK触发器5.4 不同类型触发器的相互转换5.4.1 概述5.4.2 D触发器转换为JK、T和T＇触发器5.4.3 JK触发器转换为D触发器第6章寄存器与计数器6.1 寄存器与移位寄存器6.1.1 寄存器6.1.2 移位寄存器6.1.3移位寄存器应用举例6.2 异步N进制计数器6.2.1 异步n位二进制计数器6.2.2 异步非二进制计数器6.3 同步N进制计数器6.3.1 同步n位二进制计数器6.3.2 同步非二进制计数器6.4 集成计数器6.4.1 集成同步二进制计数器6.4.2 集成同步非二进制计数器6.4.3 集成异步二进制计数器6.4.4 集成异步非二进制计数器6.4.5 集成计数器的扩展6.4.6 集成计数器应用举例第7章时序逻辑电路的分析与设计7.1 概述7.1.1 时序逻辑电路的定义7.1.2 时序逻辑电路的结构7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析7.2.1时序逻辑电路的分析步骤7.2.2 同步时序逻辑电路分析举例7.2.3 异步时序逻辑电路分析举例7.3 同步时序逻辑电路的设计7.3.1 同步时序逻辑电路的基本设计步骤7.3.2 同步时序逻辑电路设计举例第8章存储器与可编程器件8.1 存储器概述8.1.1 存储器的分类8.1.2 存储器的相关概念8.1.3 存储器的性能指标8.2 RAM8.2.1 RAM分类与结构8.2.2 SRAM8.2.3 DRAM8.3 ROM8.3.1 ROM分类与结构8.3.2 掩膜ROM8.3.3 可编程ROM8.3.4 可编程ROM的应用8.4 快闪存储器（Flash Memory）8.4.1 快闪存储器的电路结构8.4.2 闪存与其它存储器的比较8.5 存储器的扩展8.5.1 存储器的位扩展法8.5.2 存储器的字扩展法8.6 可编程阵列逻辑8.6.1 PAL的电路结构8.6.2 PAL器件举例8.6.3 PAL器件的应用8.7 通用阵列逻辑8.7.1 GAL的性能特点8.7.2 GAL的电路结构8.7.3 OLMC8.7.4 GAL器件的编程与开发8.8 CPLD、FPGA和在系统编程技术8.8.1 数字可编程器件的发展概况8.8.2数字可编程器件的编程语言8.8.3数字可编程器件的应用实例第9章D/A转换器和A/D转换器9.1 概述9.2 D/A转换器9.2.1 D/A转换器的电路结构9.2.2 二进制权电阻网络D/A转换器9.2.3 倒T型电阻网络D/A转换器9.2.4 D/A转换器的主要技术参数9.2.5 集成D/A转换器及应用举例9.3 A/D转换器9.3.1 A/D转换的一般步骤9.3.2 A/D转换器的种类9.3.3 A/D转换器的主要技术参数9.3.4 集成A/D转换器及应用举例第10章脉冲波形的产生与整形电路10.1 概述10.2 多谐振荡器10.2.1 门电路构成的多谐振荡器10.2.2 采用石英晶体的多谐振荡器10.3 单稳态触发器10.3.1 门电路构成的单稳态触发器10.3.2 集成单稳态触发器10.3.3 单稳态触发器的应用10.4 施密特触发器10.4.1 概述10.4.2 施密特触发器的应用10.5 555定时器及其应用10.5.1 电路组成及工作原理10.5.2 555定时器构成施密特触发器10.5.3 555定时器构成单稳态触发器10.5.4 555定时器构成多谐振荡器第11章数字集成电路简介11.1 TTL门电路11.1.1 TTL与非门电路11.1.2 TTL或非门电路11.1.3 TTL与或非门电路11.1.4 集电极开路门电路与三态门电路11.1.5 肖特基TTL与非门电路11.2 CMOS门电路11.2.1 概述11.2.2 CMOS非门电路11.2.3 CMOS与非门电路11.2.4 CMOS或非门电路11.2.5 CMOS门电路的构成规则11.3 数字集成电路的使用。

广东交通职业技术学院数电实训报告指导老师：丘SQ、陈QR姓名：GDCP 班级：信息122 学号：一、实训目的数字电路实训的目的是使学生通过制作及创新设计数字应用系统，巩固和加深在“数字电子技术”课程中所学的理论知识和实践技能，基本掌握数字单元电路或部件的应用方法。

实践证明，经过此实践性环节的训练，对学生毕业后从事电子技术方面的工作有很大帮助。

简介：这次实训主要包括数显抢答器制作、四人表决电路、数显抢答器创新设计1（五路抢答器）、数显抢答器设计2（分屏显示）等内容二、实验原理组合逻辑单元电路或部件的功能1、门电路与门的功能：实现与逻辑关系；或门的功能：实现或逻辑关系；非门的功能：实现非逻辑关系。

2、编码器与译码器编码器的功能：将具有特定含义的信息编成相应二进制代码输出，常用的有二进制编码器、二-十进制编码器和优先编码器。

译码器的功能：将表示特定意义信息的二进制代码翻译出来，常用的有二进制译码器、二-十进制译码器和数码显示译码器。

3、数据选择器与数据分配器数据选择器的功能：根据地址码的要求，从多路输入信号中选择其中一路输出。

数据分配器的功能：根据地址码的要求，将一路数据分配到指定输出通道上去。

4、触发器CD4013双D触发器的引脚图：Q Q14 13 12 11 10 9 8V D D Q2 Q2 C P2 R2 D2 S2CD4013Q1Q1C P1 R1D1 S1 V S S1 2 3 4 5 6 7 S CP D R集成触发器：74LS175×116 15 14 13 12 11 10 9 V C C 4Q 4Q 4D 3D 3Q 3Q C P 74LS175C R 1Q 1Q 1D 2D 2Q 2Q G N D 1 2 3 4 5 6 7 85、按四人表决电路逻辑图，在数字电路实验箱上，用3片CC4012接成四人表决的实际电路。

三、实验电路图ABC DF四人表决电路逻辑图& & && &IN4148IN4148 IN4148 IN4148 2K Ω2K Ω2K Ω2K Ω2K Ω2K Ω2K ΩSB4SB3SB2SB1S1 Q1 D1 CP1R1 Q1S2 Q2 D2 CP2R2 Q2S1 Q1 D1 CP1R1 Q1IC 2A CD4013IC 1B CD4013IC 1A CD4013S2 Q2 D2 CP2R2 Q2IC 2B CD4013≥1IC 3A CD4072 1IC 4A CD4069A 译B 码C 显D 示+5V SB四路数显抢答器原理图IN4148 IN4148 IN4148 IN4148 2K Ω2K Ω2K Ω2K Ω2K ΩSB4SB3SB2SB1S1 Q1 D1 CP1R1 Q1S2 Q2 D2 CP2R2 Q2S1 Q1D1 CP1R1 Q1IC 2A CD4013IC 1B CD4013IC 1A CD4013S2 Q2 D2 CP2R2 Q2IC 2B CD4013≥1 IC 3A CD4072 1IC 4A CD4069A 译B 码C 显D 示+5V SB五路数显抢答器原理图S1 Q1D1 CP1R1 Q1SB 52K Ω1IC 4A CD4069≥1IN4148IN4148 IN4148 IN4148 2K Ω2K Ω2K Ω2K Ω2K Ω2K Ω2K ΩSB4SB3SB2SB1S1 Q1 D1 CP1R1 Q1S2 Q2 D2 CP2R2 Q2S1 Q1 D1 CP1R1 Q1IC 2A CD4013IC 1B CD4013IC 1A CD4013S2 Q2 D2 CP2R2 Q2IC 2B CD4013≥1IC 3A CD4072 1IC 4A CD4069A 译B 码C 显D 示+5V SB四路分屏显示抢答器原理图A 译B 码C 显D 示A 译B 码C 显D 示A 译B 码C 显D 示工作原理：数字抢答器：每个参赛者控制一个按钮，按动按钮抢答；当有一人按下按钮时，译码器显示该人的编号，其他人的按钮将被锁定无法对电路起作用。

2017.0313.数字电路与系统-数据选择器分配器的理解数据分配器1.数据分配器是数据选择器的逆过程。

2.1-4路的数据分配器，这是个设计组合电路的过程。

⾸先，我们先明确1-4路的数据分配器的功能：⼀路串⾏输⼊数据，输出四路数据。

控制信号（地址信号）地址信号是和⼀路串⾏输⼊数据连在⼀起构成函数表达式么？数据⽐较器1.顾名思义，这个逻辑电路就是⽤来进⾏两个数值间的⽐较的，⽐较的结果有三种，⼤于，⼩于，等于。

每次⽐较两个数值时，总会在这三种情况中出现⼀种。

这说明逻辑电路的设计过程中要注意的问题，每⼀个逻辑电路都是由不同的输⼊变量和不同的输出变量组成，然后要明确输⼊变量有哪⼏个，输出变量有哪⼏个，同时，每⼀个输出变量的函数表达式都是由所有输⼊变量组成的，⽽这些逻辑函数的表达式很多时候就是之前常见的逻辑功能，同或，异或.......最常见的写逻辑函数表达式的⽅法就是依照真值表写标准的与或式（最⼩项表达式）。

这⾥还要说明的⼀点就是，当有多个输出时，在画逻辑图是需要共⽤所有输⼊，所有的输出在同⼀张逻辑图上表⽰出来。

2.前述的是两个⼀位的数值之间的⽐较，每⼀个都是取0或1。

接着⼜谈论到两个⼆位的数值之间的⽐较，所有的输⼊数据均是⼆进制的0或1，在计算机⾥，所有的数据均是⽤⼆进制来表⽰的，⽆论是⽂字，图⽚还是数值均是⽤⼆进制代码来表⽰的，这⾥进⾏数制上的⽐较，⼀定是计算机将⼗进制的数字转变成了⼆进制，所有的数据输⼊计算机时都要被转化成⼆进制的编码，区别在于数值被转化后，是具有权位的⼆进制数码。

3.⼀位的数值⽐较器是两个⼀位的数值在⽐较，⼆位的数值⽐较器是两个⼆位的数值在⽐较，以此类推，随着位数不断的增加，再通过真值表的⽅法来⽐较显得很⿇烦。

第⼆次理解数据⽐较器和校验器数据⽐较器1.数值⽐较器最常见的是对两个数值A和B⼤⼩进⾏⽐较，但是我们是不清楚A,B的具体数值，或者说，任意两个数值间进⾏⽐较，⽐较过后会产⽣三种结果。

译码器/数据分配器一、译码器的定义及功能1. 定义：具有译码功能的逻辑电路称为译码器。

译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。

2. 分类：3. 功能：二进制译码器一般原理图一个n→2n译码器结构如上图，n个输入端，2n个输出端。

它是一个多输出逻辑组合电路，对每种可能的输入条件，有且仅有一个输出信号为逻辑“1”，所以我们可以把它当作最小项产生器，一个输出就相应于提取一个最小项。

4. 译码器电路结构：首先我们先来分析两输入译码器结构，由于2输入变量A、B共有4种不同状态的组合，因而可以译出4个输出信号，所以简称为2/4线译码器。

2线-4线译码器逻辑图由图可以写出输出端逻辑表达式：根据输出逻辑表达式可以列出功能表。

由表可知，时无论A、B为何种状态，输出全为1，译码器处于非工作状态。

而当时，对应于AB 的某种状态组合，其中只有一个输出量为0，其余各输出量均为1。

例如：AB=0时，输出Y0=0，Y1~Y3=1，由此可见，译码器是通过输出端的逻辑电平来识别不同的代码。

在我们讲述的这种结构中，输出0表示有效电平，所以就叫做低电平有效。

2线-4线译码器功能表二、集成电路译码器1.74138集成译码器下图为常用的集成译码器74LS138的逻辑图和引脚图。

由图可知该译码器有3个输入A、B、C，它们共有8种状态的组合，既可译出8个输出信号Y0~Y7，故该译码器称为3线-8线译码器。

该译码器还设置了G1,G2A,G2B三个使能输入端。

74LS138集成译码器逻辑图和引脚图74LS138集成译码器的功能表2. 7442二一—十进制译码器这种译码器在代码转换中经常使用到，因为人们不习惯于直接识别二进制数，但如果在电路输入或输出端把它们译成十进制数就可解决。

我们学过8421BCD码，对应于0～9的十进制数由四位二进制数0000～1001来表示。

因此，这种译码器应有四个输入端，十个输出端。

下面给出7442的逻辑图和引脚图以及功能表。