边界扫描结构和IEEE1149_1标准

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边界扫描测试技术

IEEE1149.1-1990标准，要求在集成电路中加入边界扫描电路，在板级测试时，可以在主控器的控制下，构成一条在集成电路边界绕行的移位寄存器链，对板内集成电路的所有引脚进行扫描，通过将测试数据串行输入到该寄存器链的方法，检查发现PCB上的器件焊接故障和板内连接故障。

IEEE1149.1定义了边界扫描器件的四线测试访问端口（TAP）：TDI、TDO、TCK、TMS，常称为JTAG接口。

TDI（测试数据输入）、TDO（测试数据输出）、TCK（测试时钟）、TMS （测试模式选择）。

TAP控制器支持的几种测试模式：外测试，内测时，运行测试等等。

具有边界扫描功能器件的每一个引脚都与一个串行移位寄存器（SSR）的单元相接，称为边界扫描单元。

边界扫描单元连在一起构成一个移位寄存器链，用于控制和检测器件引脚。

IEEE1149.1标准测试结构：TAP、TAP控制器、指令寄存器和数据寄存器。

TAP控制器由TCK和TMS控制。

在测试逻辑内部，一系列边界扫描指令寄存器以及解码逻辑处于TAP控制器控制之下，并将TDI信号经过可控的延迟之后从TDO输出。

指令寄存器用于设置数据寄存器(Data Register)的工作模式。

有两种数据寄存器必须存在，一是旁路寄存器（Bypass Register），而是边界寄存器(Boundary Register)。

TAP控制器：包含16个状态的有限状态机，由TCK上升沿采样的TMS状态来控制。

指令寄存器：指令寄存器由串行移位寄存器和并行锁存寄存器组成，长度等于器件边界扫描测试指令的长度。

指令寄存器的行为由TAP控制器的状态决定，根据移入指令的内容将某一数据寄存器连接到TDI和TDO之间。

在进行测试操作时，测试指令首先经TDI移入指令寄存器，然后送入指令锁存器，最后TAP控制器将锁存器中的指令译码后，配合其输出信号来控制其它扫描逻辑。

数据寄存器：1.旁路寄存器不需要并行锁存寄存器，且长度只由1位。

Boundary Scan测试原理

Boundary Scan测试原理及实现Boundary scan的目的：Boundary scan是一种用于测试数字集成电路的技术，它能找出，开路，短路，和功能不良的数字器件，另外它还能完成一些功能测试。

相对于传统的数字器件的向量测试，它还有以下几个优点：具有较短的测试开发时间；能用于探针接触有困难的那些器件的测试；能减少维修时间和维修成本，故障诊断范围可以到PIN脚。

一般理论：Boundary-Scan 测试的时候发送一组信号流到被测的数字器件的转换寄存器单元里面。

而这个单元可以在每一个输入，输出，和双向引脚以及器件的逻辑中心那里找到。

那些信号在寄存器周围转换并且从器件输出，然后用输出的信号和输入的信号之间的差异来比较并判断出错。

例如有两个引脚之间短路或者电源与地脚短路之类的，它都会报错。

几个boundary scan 器件可以被连接到一个链上，从而一些相同的基础测试可以同时执行。

当然，boundary scan还有许多的附加的测试能力，但是这种使用转换寄存器来检查输出的信号流是整个boundary scan测试理论的基础。

两种软件包：在Agilent 3070上有两个不同类型的boundary scan测试软件：他们是：in-circuit boundary scan和HP interconnectplus. 其中in-circuit boundary scan是Agilent 3070标准软件包中自带的，它可以生成标准的单独的数字器件的在线boundary scan测试。

而HPinterconnectplu是一个可选软件，它可以生成链式的boundary scan测试程序，同时，它也能自动生成单独器件的boundary scan测试程序。

boundary scan器件的设计boundary scan测试软件遵从IEEE 1149.1的标准，遵从此类标准的IC在每个引脚和逻辑中心之间都有一个独立单元。

边界扫描测试技术的原理及其应用

边界扫描测试技术的原理及其应用赵红军1,杨日杰1,崔坤林2,崔旭涛1,王小华1(11海军航空工程学院　山东烟台　264001;21海军驻保定地区航空军事代表室　河北保定　071057)摘　要:边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法,他提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试。

自从1990年2月JTA G 与T EEE 标准化委员会合作提出了“标准测试访问通道与边界扫描结构”的IEEE 1149111990标准以后,边界扫描技术得到了迅速发展和应用。

利用这种技术,不仅能测试集成电路芯片输入输出管脚的状态,而且能够测试芯片内部工作情况以及直至引线级的断路和短路故障。

对芯片管脚的测试可以提供100%的故障覆盖率,且能实现高精度的故障定位。

同时,大大减少了产品的测试时间,缩短了产品的设计和开发周期。

边界扫描技术克服了传统针床测试技术的缺点,而且测试费用也相对较低。

这在可靠性要求高、排除故障要求时间短的场合非常适用。

特别是在武器装备的系统内置测试和维护测试中具有很好的应用前景。

本文介绍了边界扫描技术的含义、原理、结构,讨论了边界扫描技术的具体应用。

关键词:边界扫描;边界扫描测试技术;印刷电路板;联合测试行动组;集成电路中图分类号:T P 391172 文献标识码:B 文章编号:1004373X (2005)1102005Pr i nc iple and Appl ica tion of Boundary scan Test TechnologyZHAO Hongjun 1,YAN G R ijie 1,CU I Kunlin 2,CU I Xutao 1,WAN G X iaohua 1(11N aval A eronautical Engineering A cade m y ,Yantai ,264001,Ch ina ;21O ffice of N avy R ep resentative in Baoding D istrict ,Baoding ,071057,Ch ina )Abs tra c t :Boundary scan techno logy app lied to the digital integrate circuits is an integrated and standardized m ethod to thep roblem of test 1It p rovides a so luti on to the test of component functi onality ,board interconnecti on and interacti on ,w h ich facilitatesthe debugging of system circuitry 1Since JTA G IEEE Standardizati on Comm ittee p ropo sed j o intly the IEEE 1149111990Stdthestandard T est A ccess Po rt and the Boundary Scan arch itecture ,Boundary Scan techno logy has developed rap idly and has been app lied extensively 1U tilizing th is techno logy w e can no t only test the status of input output p ins of integrate circuit ch i p ,but also test the interi o r functi on and even the fault of dow nlead level turn off and sho rt circuit 1Fo r testing ch i p p ins ,the fault coverage can reach100%,and the fault po siti on can be po siti oned w ith h igh accuracy 1A t the sam e ti m e ,the ti m e of po siti on testing p roducts is reduced greatly ,the design and developm ent cycle is sho rtened 1Boundary Scan techno logy overcom es the defect of traditi onal neilsbed test techno logy ,and the test co st is relatively low er 1T h is techno logy is very suitable fo r the occasi on on w h ich w e need h igh reliability and the sho rt ti m e of eli m inating fault 1E specially th is techno logy w ill have a very good app licati on p ro spect in the In test of w eapons andequi pm ents and in m aintenance test 1In the paper ,theo ry and arch itecture of BST w ill be introduced ,then its app licati on w ill bediscussed 1Ke yw o rds :boundary scan ;boundaryscan test techno logy ;PCB ;JTA G ;I C收稿日期:200412121　概　述随着表面贴装技术的使用,印制电路板(PCB )的密度越来越高,已不易采用传统的针床测试技术。

基于ieee1149.6的pcie边界扫描设计实现

Boundary-Scan Design and Implemention for PCIE Based on IEEE1149.6Candidate：Sheng YepengAdvisor：Prof. Li ShaoqingA dissertationSubmitted in partial fulfillment of the requirements for the degree of Master of Engineeringin Software EngineerGraduate School of National University of Defense Technology Changsha，Hunan，P.R.ChinaMarch, 2013目录摘要 (i)ABSTRACT ........................................................................................................ i ii 第一章绪论 (1)1.1 课题背景及研究意义 (1)1.2 边界扫描技术的国内外发展 (2)1.3 边界扫描技术标准 (3)1.4 课题任务和章节安排 (4)第二章高速接口IP核与边界扫描技术 (5)2.1 高速接口IP核分类及特点 (5)2.2 IEEE1149.1标准边界扫描原理 (6)2.2.1 IEEE1149.1标准简介 (6)2.2.2 IEEE1149.1标准的测试体系结构 (7)2.2.3 IEEE1149.1标准的指令集合 (10)2.3 IEEE1149.6标准边界扫描原理 (12)2.3.1 IEEE1149.6标准简介 (12)2.3.2 IEEE1149.6可检测的信号 (13)2.3.3 IEEE1149.6差分终端 (15)2.3.4 IEEE1149.6可检测的故障 (17)2.4 本章小结 (18)第三章PCIE调试需求分析与边界扫描设计 (20)3.1 PCIE边界扫描调试分析 (20)3.1.1 PCIE的结构特点及测试需求 (20)3.1.2 测试需求分析 (24)3.2 边界扫描调试体系结构 (25)3.3 数字驱动器逻辑 (26)3.3.1 交流测试信号生成 (27)3.3.2 测试信号选择 (28)3.3.3 低压差分驱动器 (29)3.4 数字接收器逻辑 (29)3.4.1 边界扫描单元 (31)3.4.2 模拟测试接收器 (31)3.5 TAP控制器 (38)3.5.1 边界扫描相关接口 (38)3.5.2 PCIE PHY的指令功能及验证 (41)3.6 交流耦合信号测试的实现 (44)3.7 本章小结 (48)第四章PCIE接口边界扫描版图设计与实现 (49)4.1 版图布局规划 (49)4.2 版图设计 (51)4.2.1 单元版图设计 (51)4.2.2 模块版图设计 (52)4.3 版图规则检查 (53)4.4 版图模拟验证与分析 (54)4.4.1设计验证方法 (54)4.4.2 版图模拟 (55)4.5 本章小节 (56)第五章结束语 (57)5.1 全文工作总结 (57)5.2 工作展望 (57)致谢 (59)参考文献 (61)作者在学期间取得的学术成果 (65)参与的科研项目 (65)表目录表2.1 高速接口IP核的特点 (6)表2.2 电路中潜在的故障 (17)表3.1 PCIE PHY 收发速率选择 (23)表3.2 交直流信号和控制信号 (28)表3.3 PCIE PHY中JTAG端口信号 (39)表3.4 边界扫描相关的外部接口 (40)表3.5 PICE PHY的指令寄存器的编码 (41)表3.6 IDCODE指令的DR编码 (42)图目录图2.1 边界扫描结构图 (7)图2.2 TAP控制器状态转换图 (8)图2.3 单端直流信号原理图 (13)图2.4 基本单端交流信号原理图 (13)图2.5 基本直流差分信号原理图 (14)图2.6 基本交流差分信号原理图 (14)图2.7 交流耦合非参考终端原理图 (16)图2.8 交流耦合参考终端原理图 (17)图2.9 交流耦合通道故障示意图 (17)图3.1 PCI-Express拓扑结构[30] (21)图3.2 PCIE PHY结构图 (22)图3.3 边界扫描设计结构框图 (25)图3.4 数据驱动器电路图 (27)图3.5 交流测试控制信号发生器电路图 (27)图3.6 交流信号生成电路仿真图 (28)图3.7 数据接收器逻辑电路图 (30)图3.8 边界扫描寄存器单元电路图 (31)图3.9 带有未知电压偏移的信号 (32)图3.10 自参考迟滞比较器原理图 (32)图3.11 自参考迟滞比较器电路图 (33)图3.12 自参考比较器交流耦合波形图 (33)图3.13 带有低通滤波器的自参考比较器原理图 (34)图3.14 带有低通滤波器的自参考比较器电路图 (34)图3.15 带有低通滤波器的交流耦合信号波形图 (35)图3.16 模拟测试接收器原理图 (35)图3.17 模拟测试接收器电路图 (36)图3.18 模拟测试接收器交流耦合波形图 (36)图3.19 控制存取器初始化信号发生器 (37)图3.20 JTAG控制器并行控制多个PCIE PHY (39)图3.21 IDCODE指令波形图 (42)图3.22 BYPASS指令波形图 (43)图3.23 EXTEST指令波形图 (43)图3.25 EXTEST_TRAIN指令波形图 (44)图3.26 驱动器和接收器交流耦合 (45)图3.27 驱动器仿真波形 (47)图3.28 接收器差分端口的仿真波形 (47)图3.29 测试接收器仿真波形 (48)图4.1 版图规划流程 (49)图4.2 版图布局规划 (50)图4.3 版图实现流程 (51)图4.4 测试驱动器模块版图 (52)图4.5 测试接收器模块版图 (53)图4.6 版图验证流程 (53)图4.7 测试驱动器输出波形 (55)图4.8 测试接收器输出波形 (56)摘要边界扫描技术是一种标准的数字系统测试及可测性设计方法，它在工业界得到了广泛的应用。

边界扫描技术

互联测试步骤：
• 1）TDI经过各移位寄存器与各IC管脚相关的单元连接，移位激励数据； • 2）更新输出单元上的数据，对PCB电路板上的连线施加激励； • 3）在各接收IC的输入管脚捕获PCB电路板上连线的状态； • 4）检查经过边界扫描寄存器向TDO移出的最后结果。
扫描测试过程
互联测试工作模式
• • • • 1）串行链工作 2）并行链工作 3）多输出工作 4）旁路工作
测试工作模式
边界扫描测试数学模型
• 边界扫描测试是将由一定数量测试向量构成的测试矩阵T输入电路板A，依据响应矩阵R进行诊断。测试矩阵中的每个PTV向量维数为N，它对应于N个网络的布尔输入，而R矩阵中的每个PRV向量的维数也为N，它对应于N个网络的布尔输出。因此，实质上我们可以将被测电路板看作一个N输入/N输出的系统 • • • 测试存取口( Test Access Port TA P ) TA P 控制器(TAP Controller) 指令寄存器( Instruction Register IR) 测试数据寄存器(Data Register DR )
• IEEE 1149. 1标准规定
标准边界扫描结构
测试存取口（TAP）
• • • • • • 由四个专用引脚组成: 测试数据输入(Test Data In TD I) 测试数据输出(Test Data Out TDO ) 测试模式选择(Test Mode Select TM S ) 测试时钟(Test Clock TCK )。 (另有一个TRST* 为可选)
边界扫描工作方式
• • • • 内部测试方式外部测试方式采样测试方式电路板正常工作方式
外部测试原理
• 边界扫描外部测试是完成对电路板上的互连故障进行测试诊断，基本思想是在靠近器件的输入输出管脚处增加一个移位寄存器单元。在测试期间，这些寄存器单元用于控制输入管脚的状态（高或低），并读输出管脚的状态，利用这种基本思想可以测试出电路板中器件互连的正确性。在正常工作期间，这些附加的移位寄存器单元是“透明” 的，不影响电路板的正常工作。

JTAG测试介绍

(3) 数据寄存器：边界扫描链属于数据寄存器中很重要一种。规定,必须具有的两个数据寄存器是边界扫描寄存器(boundary scan register) 、旁通 (bypass) 寄存器。其它的寄存器是任选的。由指令寄存器选择某个特定的数据寄存器作为边界扫描测试寄存器,当一个扫描路径选定后,其它的路径处于高阻态。
INTER
(Failure)
INTER
(Failure)
Nets A2 and A3 have some errors. * When A2 needs to go low, whilst A3 is high, error. * When A3 needs to go low, whilst A2 is high, error. # Bridge between nets A2 and A3. INTER FAIL
每个I/ O 管脚都有一个BSC ,每个BSC 有两个数据通道:一个是测试数据通道,测试数据输入TDI ( test data input ) 、测试数据输出TDO (test data output) ;另一个是正常数据通道, 正常数据输入NDI ( normal data input ) 、正常数据出NDO (normal data output) 。如图1 所示。
TRST: TRST可以用来对TAP Controller 进行复位（初始化）。不过这个信号接口在IEEE 1149.1标准里是可选的，并不是强制要求的。因为通过TMS 也可以对TAP 进行复位（初始化）。
( 指令寄存器：
若执行数据寄存器边界扫描测试,则指令寄存器负责提供地址和控制信号去选择某个特定的数据寄存器;也可以通过指令寄存器执行边界扫描测试,这时,TAP 输出的SEL ECT 信号选择指令寄存器的输出去驱动TDO。

Jtag保护设计原理

2. 为了得到较好的时钟信号, 将得到的 TCK 信号通过逻辑门整形,并考虑时钟信号的反射,在与 DSP 芯片的连接处,添加了 33ohm 的电阻.这个我们也没有弄过。
3. 通过逻辑器件的隔离很好的解决了由于 TI 推荐的 JTAG 口与 DSP 连接方案所产生的 DSP 烧毁的现象.我做的板子就出现了仿真器击穿 tms320c6416 jtag 口的现象。在这次设计的保护电路中，采用 74LVT245 隔离 DSP 芯片与仿真器，该器件是 3 态门桥电路，如右图所示，在发生异常可能烧坏芯片的时候会首先烧毁该芯片，而不会是 DSP 芯片，以此达到保护 DSP 芯片的目的。
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4.改进的 JTAG 仿真口设计
为了保护 DSP，本次 JTAG 保护电路设计参考 JTAG 协议将 DSP 的 JTAG 口和仿真器通过数据缓存器的联接实现隔离。而 TMS320C6000 的 JTAG 的数据电平是 3.3V，所以为了使通过数据缓存的 JTAG 仿真器数据的电平匹配，可以改进数据缓存的电源设计。.原理如下图。
随着电路设计的规模的不断的增大，和复杂程度的不断的提高，自动测试技术的显得的越来越重要。各种的测试的技术应运而生。边界扫描技术的就是一种扩展的自动测试技术，它在测试时不需要其他的测试设备，不仅可以测试芯片或者 PCB 的逻辑测试功能，还可以测试芯片之间或 PCB 之间的连接是否正确。
扫描链
在 J TA G 调试当中，边界扫描 Boundary-Scan 是一个很重要的概念。边界扫描的技术的思想是在输入输出的管脚上增加一个移位寄存器。当进行调试的时候
1. JTAG 边界扫描

boundaryscan应用实例 -回复

boundaryscan应用实例-回复什么是boundary scan技术？Boundary scan技术，又称JTAG（Joint Test Action Group）技术，是一种用于芯片级电路板测试和诊断的技术。

它使用了IEEE标准1149.1定义的边界扫描链（Boundary Scan Chain），通过在电路板上的闩锁功能来实现对芯片上的引脚的测试和调试。

Boundary scan技术的原理和功能如何工作？Boundary scan技术的原理基于一种边界扫描链结构（Boundary Scan Chain），该链将所有芯片引脚连接起来形成一个环。

这个环具有使能信号和测试控制信号，通过这些信号的控制，可以将测试数据从一个引脚传输到另一个引脚，实现对芯片引脚的测试和调试。

Boundary scan技术的功能主要有以下几个方面：1. 电路连通性测试：通过boundary scan技术，可以检测和诊断电路板上信号线的连通性是否良好，以及是否存在断路和短路。

2. 引脚功能测试：通过boundary scan技术，可以实时测试和诊断芯片引脚的功能是否正常。

这对于芯片级的调试和故障排除非常有用。

3. 元件配置和诊断：通过boundary scan技术，可以识别和配置电路板上的各种元件，例如存储器、逻辑门等。

这可以帮助工程师更好地了解电路板的组成和功能。

4. 容错性检查：通过boundary scan技术，可以检查电路板上的信号线是否遵循电气特性，例如正确的电阻和电容值。

这对于确保电路板的稳定性和可靠性至关重要。

Boundary scan技术的应用实例1. 电子设备制造：Boundary scan技术可以在生产线上用于测试和验证电子设备的电路板，以确保其质量和可靠性。

它可以有效地检测和排除电路板上的连通性问题和故障，提高生产效率和产品质量。

2. 电路板维修：当电子设备发生故障时，boundary scan技术可以用于定位和修复故障点。

边界扫描技术和IEEE 1149.1标准

由于增加了这些寄存器，以实现下述的两种基本测试可（）试核心逻辑。１测
～一
（）２测试配或ｔＢ之间的连线。＇Ｃ２边界扫描的硬件结构和ＩＥ１９１准ＥＥ１４．标根据ＩＥ１标准，ＥＥ１４１９边界扫描设计的硬件应包括以下四个部分：（１１测存取通道（Ａ）ＴＰ；
（ＴＰ控制器；２）Ａ
（）３指令寄存器（ｒ；ｉ）ｔ（）４测试数据寄存器组（Ｄ）ＴＲ；其中测试数据寄存器组＇Ｒ又包括边缘扫捕寄存器（Ｓ．旁路寄存器（Ｙ和器件标志寄存器ＩＤＢＢ、）ＢＲ）（Ｒ。同时还包括一个或几个专用的其他寄存器。Ｉ）Ｄ
。
收稿ｉ：０１２３ｔ期２０ —１ —０
维普资讯
边界扫描技术和ＩＥ１９．标准ＥＥｌ４Ｉ
２［ｏＩ数据，也可输出数据（）２所有的寄存器可连接成一个移位寄存器
（ｌｔｎｓＥｇｅｒｇＣｌｇ，ａａＵ￣ｒｔｏＢ睁曲晤．ａｊｇ２１ＯＥｃｏｉｎｉｅｉｏｅＮｖｌｍ＇ｓｆｅｒｃｎｎｌｅｅｉｙＮｎｎ，１ｇ）ｉＣ
ＡｂａｔｈｓｐＰｒｉｔｌｅｓｔｅｔ，￣ｏｙｏｍｄＩｓ￣：Ｔｉａｅｒｕｅｈｅｌｌｇｆｎｍ：ｃｕｙ￣ｍｉａｄＩｔ１９１ｓａｄｒｎｉｃｓｅｔｕ＆ｍｔｕｎＥＥ；１４．ｔｎａｄａｄｄｓｕｓｓｉｆｎ￣ｎａ，ｓｌ

基于IEEE1149_1标准的边界扫描控制器的设计

2550计算机测量与控制.2010.18(11) Computer Measurement &Control控制技术收稿日期:2010 04 09; 修回日期:2010 05 13。

作者简介:高艳辉(1984 ),女,山东临沂人,工学硕士,主要从事边界扫描测试技术方向的研究。

肖铁军(1963 ),男,江苏徐州人,教授,硕士生导师,主要从事嵌入式计算及系统领域方向的研究。

文章编号:1671 4598(2010)11 2550 03 中图分类号:T N407文献标识码:A基于IEEE1149 1标准的边界扫描控制器的设计高艳辉,赵蕙,肖铁军(江苏大学计算机科学与通信工程学院,江苏镇江 212013)摘要:为克服传统基于PC 机的边界扫描测试系统所具有的独立性差、测试速度慢等缺点,从IEEE1149 1标准及边界扫描测试的功能需求入手,将边界扫描测试技术与SOPC 技术相结合,提出了一种灵活、高效的嵌入式系统解决方案;该方案从IEEE 标准及边界扫描测试的功能需求入手,设计了边界扫描测试系统的核心边界扫描控制器,论文对该控制器的设计是采用自顶向下的模块化设计思想,VH DL 语言描述实现;并将该控制器嵌入在具有Nios 软核CPU 的FPGA 上,提高了系统设计的灵活性及边界扫描测试的速度;仿真结果表明该设计方案是正确可行的。

关键词:IEEE1149 1标准;边界扫描控制器;SOPC ;NiosII 处理器Design of Boundary-scan Controller Based on IEEE1149 1StandardGao Yanhui,Zhao H ui,Xiao Tiejun(Depar tment o f Computer Science and T eleco mmunications Eng ineer ing,Jiang su U niv ersit y,Zhenjiang 212013,China)Abstract:In ord er to overcome the shorcom ings of traditional PC -based sys tem w ith poor independen ce,slow tes t speed and other shortcomings ,this article combined the boun dary-s can tes t technology and S OPC techn ology,then propos ed a flexible and efficient embed ded s ystem solu tion s from the IEEE1149 1s tandard and fun ctional requirements of the boun dary-s can tes tin g.T he program started to de s ign th e core of boundary-scan test sys tem boundary-scan controller from the IEEE standards and fun ction al requir ements of boundary-scan test.The controller design of this paper us ed top-dow n modular design,describ ed and implemented with VH DL language.T he con troller w as embedded w ith a Nios soft-core CPU in the FPGA,then imp roved th e flexibility an d sp eed of the boundary-scan tes t system.The simulation resu lts show that th e design is correct an d feasible.Key words :IEEE 1149 1standard;boun dary-s can con tr oller;SOPC;Nios II processor0 引言边界扫描测试技术是由IEEE 和JT A G 组织共同提出的一种可测性设计方法,该技术为解决V L SI 等大规模集成电路的测试问题提供了有效的解决办法[1]。

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数据寄存器扫描和指令寄存器扫描彼此映像，
总第89期
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增加了协议传输的对称性，当任何一个模块进入时，首先的操作就是捕获操作，对于数据寄存器， Capture-DR 状态用来捕获（或平行负载）数据到选择的串行数据通道，如果边界扫描寄存器（BSR）为选定的数据寄存器，正常的数据输入（NDI）在这一状态被捕获。在指令寄存器中，Capture -IR 状态用于捕获状态信息到指令寄存器。TAP 从捕获状态传输到移位（Shift）或 Exit1 状态，通常地，移位状态跟随捕捉状态，这样测试数据获状态信息可以移出以便于观察，并且新的数据可以移入。移位状态以后，TAP 通过 Exit1 返回运行测试 /空闲（Run-Test/Idle）状态并刷新状态，或通过 Exit1 进入暂停状态，之所以进入暂停状态，就是为了在一个所需操作的执行过程中，通过选择的数据寄存器或指令寄存器暂缓数据的移动。从暂停状态开始，通过 Exit2 状态再次进入移位状态，或者通过 Exit2 和刷新状态进入到运行测试/空闲（Run-Test/idle）状态而终止的方式，移位可以重新开始。
（1．海军航空工程学院科研部；2．海军航空工程学院研究生管理大队，山东烟台，264001； 3．北京市第 34 信箱 79 分箱，北京，100076）
摘要：介绍了边界扫描的基本结构、边界扫描测试操作流程、测试接口和 IEEE 1149.1 标准规定的数据寄存器和指令寄存器，以及 IEEE 1149.1 标准规定必须的 3 个指令。
边界扫描寄存器
B
S
C B
S
B
C
S
C
输入管
核
B S
B
C
S C
心
输出
脚
管
B
逻
B S
脚
S
C
C
辑
B
B
S
S
C
C
用户数据寄存器
TDI
旁路
寄存器
指令寄存器
TMS TAP
TCK
TDO
图2 边界扫描结构
TAP由测试时钟（TCK）和测试模式选择（TMS）输入端控制，TCK和TMS输入端决定是否进行指令寄存器扫描还是进行数据寄存器执行扫描操作。 TAP由一个控制状态机组成，该状态机由TCK输入
主状态由测试逻辑复位（Test-Logic-Reset）、运行测试/空闲（Run-Test/Idle）、数据寄存器移位（Shift-DR）、数据寄存器暂停（Pause-DR）、指令寄存器移位（ Shift-IR ）和指令寄存器暂停（Pause-IR）这6个固定状态组成。这一协议的一个特色就是当 TMS 设置为高位时只存在一个稳定状态：测试逻辑复位（Test-Logic-Reset）。这就意味着通过设置TMS为高位，在５个或更少的TCK时钟周期内就能实现测试逻辑复位。当功耗增大或主IC 正常操作期间，通过设置TMS为高位或使用5个或更多的TCK，或主IC正常工作时，如果TMS设置为高位或者使用5个或更多的TCK，TAP将设置到测试逻辑重新设置状态。在这种情况下，TAP发出一个 reset信号，使所有的测试逻辑处于不影响主芯片正常工作的状态。当需要测试读取时，通过 TMS 和 TCK 输入端应用协议，使 TAP 退出测试逻辑复位（Test-Logic-Reset）状态，并进入合适的状态。如图3所示，指令寄存器扫描和数据寄存器扫描可以通过合适的状态从运行测试/空闲状态进入TAP传输。
第 21 卷第 5 期 2006 年 9 月
海军航空工程学院学报
JOURNAL OF NAVAL AERONAUTICAL ENGINEERING INSTITUTE
Vol. 21 No.5 Sep. 2006
边界扫描结构和 IEEE 1149.1 标准
王新政 1，蔡绪涛 2，陈达 2，王浩宇 3，
基于进入数据寄存器扫描或指令寄存器扫描模块，在捕捉和移位操作过程中，在选定的扫描通道中的影像锁存器保持当前状态，当TAP进入UpdateDR或Update-IR状态时，移入到选定扫描通道的数据通过影像锁存器输出，刷新状态使影像锁存器刷新（或并行加载）移位到所选择的扫描通道中的新数据。图4给出了TAP控制输出信号以及指令寄存器与数据寄存器的互联。
边界扫描寄存器
设备标识寄存器特殊设计的测试数据寄存器 TDI 特殊设计的测试数据寄存器
MUX
到 TDO 多路复用器
特殊设计的测试数据寄存器旁路寄存器
3 IEEE 1149.1 寄存器
IEEE 1149.1标准中描述了所必需的寄存器和可选择寄存器，以下介绍该标准所需的寄存器。[3]
来自指令寄存器、 TAP控制器等的时钟和控制信号
在经过大约200家主要跨国电子公司的几千人的合作研究后，IEEE 1149.1作为公共的协议和边界扫描结构，而成为一个行业标准。开发IEEE 1149.1 的过程中，早期作出贡献的公司有AT&T、DEC、 Ericsson 、 IBM 、 Nixdorf 、 Philips 、 Siemens 和 TI ，这些公司认为，在当今这种极具竞争的电子市场中，
图6 测试数据寄存器结构
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海军航空工程学院学报
2006 年第 5 期
4 IEEE 1149.1 指令
IEEE 1149.1定义了9个指令，其中3个是必需的，另外6个是可选择的。下面主要介绍一下所必需的测试指令。[3]
（1）BYPASS指令该指令允许IC保持在功能模式并且选择旁路寄存器连接在TDI和TDO之间，BYPASS指令允许连续数据从TDI传输到TDO，同时不会影响IC的操作，该指令的位代码由IEEE 1149.1定义为1。（2）SAMPLE/PRELOAD指令 SAMPLE/PRELOAD指令允许IC保持在它的功能模式，并选择边界扫描寄存器连接在TDI和TDO 之间。在这一指令中，边界扫描寄存器可以通过数据扫描操作访问和采样进入或离开IC的功能数据，该指令同时也用来在负载EXTEST指令之前预载测试数据到边界扫描寄存器中。使用者可以定义这个指令的位代码。（3）EXTEST指令 EXTEST指令将IC置入外部边界测试模式，并且选择连接在TDI和TDO之间的边界扫描寄存器。在这个指令中，通过边界输出读取芯片的测试数据，通过边界输入接受芯片的测试数据。这一指令的位码由IEEE 1149.1定义为0。 IEEE 1149.1标准还定义了 6个可选的指令： INTEST指令，RUNBIST指令，CLAMP指令，HIGHZ 指令，INCODE指令和USERCODE指令，这里不作赘述。
促进IEEE 1149.1发展的一个重要因素就是表面封装技术的不成熟性。许多情况下，如果印刷线路板是电连接的，很容易就会发现：表面封装元件的边界扫描路径提供执行器件间的连续性测试的唯一方法。通过在一个器件的输出缓存处设置一个已知状态，并观察另外相连器件的输入缓存，就能很容易看出印刷线路板（PWB）是否良好连接，这一简单的测试显示开路通道、冷压焊连接、压焊桥或在IC缓存器中由静电泄漏（ESD）造成的失效等 PWB中所有常见的问题。[1]
关键词：边界扫描结构；测试操作；IEEE 1149.1 寄存器；IEEE 1149.1 指令
中图分类号：TP 306
文献标识码：A
边界扫描是一种特殊类型的扫描技术，在电路的每一个I/O管脚加入一个寄存器，尽管在一些管脚处需要一个额外附加的锁存器，该技术可以提供一些重要的好处，它最明显的优点就是允许在元件级进行误差隔离。
NDI
BSC
BSC
应用逻辑
NDO
TDI
TDO
图1 边界扫描示例
互联的BSC在主IC测试数据输入（TDI）管脚和测试数据输出（TDO）管脚之间组成了一个扫描通道，在正常的IC操作中，输入和输出信号可以从正常的数据输入（NDI）到正常的数据输出（NDO），自由地通过每个BSC。然而，当进入边界扫描模式时，测试激励可以从每一个BSC的输出端进入，测试响应可以在每个BSC的输出端捕获并移出，以便
状态0 状态1 状态6 状态7
TDI CLOCKIR
SHIFTIR
76
10
指令移位寄存器
TDO
RESET
76
10
UPDATEIR
指令影像锁存器
76
10
指令寄存器输出
图5 通用指令寄存器结构
3.2 数据寄存器
IEEE 1149.1标准要求两个数据寄存器：边界扫描寄存器和旁路寄存器，另外还有可选的设备标识寄存器和附加的用户自定义数据寄存器。从初级 TDI输入到初级TDO输出，数据寄存器并行排列。在数据寄存器扫描操作过程中，指令寄存器提供访问其中一个数据寄存器的地址，地址寄存器通过数据寄存器移位使能端（SHIFT-DR）和数据寄存器时钟（CLOCK-DR）输入预载测试响应，从TDI到TDO 移位数据，来接受TAP的控制信号。数据寄存器扫描期间，来自TAP的SELECT输出选定数据寄存器的输出端驱动TDO管脚，当访问数据寄存器中的一个扫描通道时，所有其他的扫描通道都保持当前的状态。图6为测试数据寄存器的结构。
边界扫描技术的一个不太明显的优点就是通过扫描路径，应用预先开发的功能模式给IC的I/O管脚设置一定的值，对DC测试，IC的生产商和ASIC的开发者产生功能模式设置。这些模式可以在IC的线上功能测试中重复使用，在系统诊断中对这些模式的重复使用可以节省大量的开发资源，尤其对于多种IC具有嵌入的边界扫描通道的系统更是如此。[2]
2 边界扫描结构、测试访问端口及测试操作