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CIC抽取滤波器的MATLAB设计及FPGA实现杨翠娥【摘要】CIC抽取滤波器是无线通信中的常用模块,一般用于数字下变频(DDC)系统中.它可以在降低采样速率的同时,完成低通滤波的作用.本论文介绍了CIC抽取滤波器的工作原理,并给出了CIC滤波器的MATLAB程序及仿真结果.最后,利用FPGA高速、高稳定性的特点,在QUAR-TUS设计环境下进行了CIC滤波器的HDL模块设计.【期刊名称】《山西电子技术》【年(卷),期】2017(000)001【总页数】3页(P46-48)【关键词】CIC;抽取;MATLAB;FPGA【作者】杨翠娥【作者单位】太原工业学院,山西太原030008【正文语种】中文【中图分类】TN911.4随着数字通信技术的发展，信号传输的速度越来越快。
这就对数字信号处理提出了更高的要求。
多速率信号处理技术可以在一个数字信号处理系统中采用多个不同的采样率，同时可以实现不同采样率之间的相互转换。
这种技术在降低高速数字系统的复杂度，减少存储量及提高灵活性等方面具有较好的性能。
数字信号的速率可以通过内插和抽取来改变，其中，内插用于上变频系统中，抽取用于下变频系统中。
无论抽取还是内插，都需要设计一个满足抽取或内插(抗混叠)要求的数字滤波器。
该滤波器性能的好坏将影响取样速率变换的效果以及实时处理的能力。
为此，积分级联梳状(CIC)滤波器得到了广泛的应用。
本文将以单级CIC抽取滤波器的设计为例进行CIC抽取滤波器的MATLAB分析设计及FPGA的实现。
积分级联梳状(CIC)抽取滤波器即实现对输入信号采样率的抽取和低通滤波，以完成信号的降速处理。
在数字下变频系统中得到了广泛应用。
CIC抽取滤波器包括积分和梳状两个基本组成部分。
如图1所示。
以单级CIC抽取系统为例，取级数N=1。
积分器实际上是单极点的FIR滤波器，反馈系数为1时的状态方程如下：根据z变换，积分器的传输函数可以表示为：梳状器也是一个对称FIR滤波器，其状态方程可以表示为：式中，D为设计参数，称为微分延迟，其传输函数为：则单级CIC滤波器的传递函数为：其传递函数的幅频特性为：如图2所示为单级CIC滤波器的幅频特性。
2012年第07期，第45卷 通 信 技 术 Vol.45，No.07,2012 总第247期 Communications Technology No.247,Totally改进的高性能CIC抗混叠滤波器皇甫文斌， 朱 江， 王世练（国防科学技术大学 电子科学与工程学院，湖南 长沙410073）【摘 要】这里对一种旋转锐化级联积分梳状滤波器（RSCIC，Rotated Sharpening Cascaded Integrator Comb Filter）进行了研究，RSCIC由锐化级联积分梳状滤波器（SCIC，Sharpening Cascaded Integrator Comb Filter）和旋转内插滤波器（Rotated Sinc Filter）两部分构成。
RSCIC可有效地提高传统积分梳状滤波器（CIC, Cascaded Integrator Comb Filter）的通带和阻带传输性能，特别适合采样率转化。
仿真表明，在同等条件下，RSCIC滤波器的阻带衰减性能比传统的CIC滤波器提高了22 dB，通带抗衰减性能比传统的CIC滤波器提高了0.5 dB。
【关键词】采样率转换；积分梳状滤波器；锐化级联积分梳状滤波器；旋转内插滤波器【中图分类号】TN911.72 【文献标识码】A 【文章编号】1002-0802(2012)07-0119-03 Improved High Performance CIC FilterHUANGFu Wen-bin， ZHU Jiang， WANG Shi-lian(School of Electronic Science and Engineering, National University of Defense Technology,Changsha Hunan 410073, China)【Abstract】CIC(Cascaded Integrator Comb) filter, for its simple hardware, is a most commonly-used multistate filter. However, the large distortion of the pass-band and the attenuation of the stop-band limit its applications, a new cascade structure is studied and proposed. Simulation shows that the proposed structure could improves the stop-band attenuation by 30dB as compared with the traditional CIC Filter. The new structure is quite good in the sampling rate conversion.【Key words】sample rate conversion；CIC；sharpening CIC；rotating sharpening CIC0 引言积分梳状滤波器CIC [1]结构简单，不使用乘法器，且不需要预先存储滤波器系数，是目前用于采样率转换常用的滤波器，但是，单一积分梳状滤波器通带和阻带性能相对较差，无法满足实际应用要求[2]。
CIC插值滤波器的FPGA设计与实现摘要：基于多速率信号处理原理，设计了用于下变频的CIC插值滤波器，由于CIC 滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现，所以本文分析了CIC滤波器的原理，性能及影响参数，借助MATLAB设计符合系统要求CIC 滤波器，并利用Modelsim软件建模仿真，验证CIC滤波器性能是否达到要求。
（一）CIC滤波器基本原理A．CIC滤波器的基本单元CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。
典型的CIC滤波器的结构，它由两个基本单元I(积分滤波器)和C（梳状滤波器）级联构成。
本设计主要针对插值滤波器，所以插值滤波器的结构示意图如图1-1所示：图 1-1 3级级联的CIC插值滤波器结构示意图积分器和梳状滤波器之间是一个采样率转换器，对于CIC插值器而言，它完成在每一个样值后补上R-1个0值的工作，，对于CIC抽取器来说，它完成在实际的抽取工作，每R个样值中取样一个。
R（插值倍数）,M（延迟因子，一般取1或者2）以及N（级联级数）是影响CIC 滤波器的三个参数，它们的值需根据通带性能的需求而设定。
（二）CIC插值滤波器的设计流程根据CIC滤波器的原理，本设计的流程如图2-1所示：图2-1 CIC 插值滤波器的设计流程图（三）模型的建立和测试A ．位宽策略对于数字滤波器，一个不得不考虑的问题是为防止溢出每一级所需的位宽。
对于抽取器来说，CIC 滤波器的输出增益为(*)NG R M = （3-1）所以，在全精度的情况下，最后一级输出的位宽为2log (*)out in B B N R M =+ （3-2）其中in B 表示输入数据的宽度，为了保证精度，每一个积分器和梳状滤波器的输入输出位宽都为out B 。
对于插值器而言，输出增益为212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --⎛⎫== ⎪ ⎪=++⎝⎭ （3-3）因此，第i 级为避免溢出所需要的位宽为2log ()i in i W B G =+ （3-4）最后一级输出位宽为22log (*)log out in B B N R M R =+- （3-5）在实际当中，当差分延时M=1时，为保证稳定，所有积分器的位宽在理论值的基础上加一。
基于FPGA的CIC滤波器的优化设计李怡琳;肖顺文;易欢;杨湲【摘要】针对在数字下变频系统中单独应用CIC滤波器实现抽取滤波时,因高阶CIC滤波器通带衰减过大的问题,在原有的CIC滤波器后级联一补偿滤波器以达到降低采样率,防止频率混叠的目的.仿真结果表明,改进后的CIC滤波器通带波纹数减少,通带衰减降幅明显.%This paper talks about the problem of large passband attenuation caused by the high order of CIC filter when it is individually applied in the DDC system to achieve decimation and filtration.Because of that,a compensation filter is attached to the original CIC filter to reduce the sampling rate and avoid aliasing frequency.The simulation results show that the improved CIC filter has much fewer ripples and the passband attenuation is obviously decreased.【期刊名称】《西华师范大学学报（自然科学版）》【年(卷),期】2017(038)001【总页数】5页(P106-110)【关键词】FPGA;数字下变频;CIC滤波器;ISOP滤波器【作者】李怡琳;肖顺文;易欢;杨湲【作者单位】西华师范大学电子信息工程学院,四川南充 637009;西华师范大学电子信息工程学院,四川南充 637009;西华师范大学电子信息工程学院,四川南充637009;西华师范大学电子信息工程学院,四川南充 637009【正文语种】中文【中图分类】TN92软件无线电中的数字接收机前端所接收到的数字信号由于高频采样，数据量较大，所以对数据进行采样后的处理就显得尤为重要。
cic滤波器的FPGA实现发布时间：2016-01-26 15:07:21技术类别：CPLD/FPGA一、关于多采样率数字滤波器很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。
前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。
按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。
二、抽取先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素下面来具体来介绍如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。
FPGA的CIC滤波器的设计1.原理概述CIC滤波器由差分器、积分器和组合器三部分组成，可有效实现信号的重采样和滤波功能。
其基本原理是将输入信号通过差分器进行差分运算，然后经过积分器进行累积运算，最后通过组合器实现滤波和重采样。
CIC滤波器的特点是具有高的通带增益和截止频率，且不需要乘法器和存储器，适合在FPGA中实现。
2.设计步骤(1)确定CIC滤波器的设计参数，包括增益因子、积分阶数、截止频率等。
(2)根据设计参数计算滤波器的结构参数，包括输入和输出数据宽度、积分器的阶数和阶间差值等。
(3)根据计算结果，设计CIC滤波器的硬件结构，包括差分器、积分器和组合器的实现方法。
(4) 使用HDL语言（如Verilog或VHDL）编写FPGA的CIC滤波器的代码，同时进行功能仿真和波形仿真。
(5)在FPGA开发板上进行综合、布局布线和验证，实现CIC滤波器的硬件设计。
3.设计关键技术(1)差分器设计：差分器实现差分运算，可以简单采用异或门或加减器实现。
需要注意输入信号的幅度范围和差分器的输出范围。
(2)积分器设计：积分器实现累积运算，需要考虑积分阶数、数据宽度和溢出等问题。
可以采用寄存器与加法器的串行或并行结构实现。
(3)组合器设计：组合器实现滤波和重采样功能，需要根据设计参数确定组合器的截止频率和增益系数。
可以采用多级组合器结构实现。
(4)输入输出接口设计：FPGA的CIC滤波器需要与外部系统进行数据交换，因此需要设计合适的输入输出接口，包括数据接口、时钟接口和控制接口等。
4.实现优化技术(1)折叠积分器：为了减少资源占用和延迟，可以采用折叠积分器结构，将多级积分器合并为一个积分器实现。
(2)级联结构：为了增加滤波器的阶数和降低截止频率，可以采用级联结构，将多个CIC滤波器级联实现。
(3)变系数设计：为了实现可调节的滤波参数，可以设计可变系数的CIC滤波器，在运行时动态调整增益因子和积分阶数。
综上所述，FPGA的CIC滤波器设计是一项复杂的数字信号处理任务，需要深入理解CIC滤波器的原理和设计方法，结合FPGA的硬件实现技术进行设计和优化。
ＤＶＢ－Ｓ中可变插值率ＣＩＣ滤波器设计及其ＦＰＧＡ实现作者：张文坡常亮史丽荣来源：《现代电子技术》2008年第11期摘要：在数字上变频中常用的CIC滤波器的基础上，提出了一种适用于DVB-S系统的可变插值率CIC滤波器的实现结构，首先实现一个内插因子为2的CIC滤波器单元，然后根据不同的内插因子要求，来重复地调用这些内插因子为2的基本滤波器模块，这种CIC滤波器的实现结构符合结构化的设计思想。
通过Verilog HDL语言在FPGA上对其进行了仿真、综合给出了相应的仿真结果，并成功应用于DVB-S系统中。
关键词：积分梳状滤波器；FPGA；插值；数字上变频；数字视频广播中图分类号：TN911.73 文献标识码：B文章编号：1004-373X(2008)11-103-Design of Variable Interpolated Filter CIC in DVB-S and Its FPGA RealizationZHANG We，，(1.Jiazai Telecommunication Equipment Co.Ltd.,Xi′an,710075,China；2.Satellite Application System Department of China Academy of SpaceTechnology,Beijing,100086,China；3.Xi′an Node Science Technology Co.Ltd.,Xi′an,710075,China)Abstract：In this paper,a new variable interpolated filter in DVB-S(Digital Vidoe Broadcast by Satellite) is introduced based on the common filter of cascaded integrator comb.Firstly a CIC filter module with interpolation factor 2 is designed,then we could reuse the basic module according to the interpolation factor.Based on the theory of CIC filter,the filter with FPGA is simulated and synthesized,the results is given,and realizes it in the system of DVB-S.Keywords：CIC;FPGA;interpolation;digital up converter;DVBCIC(Cascaded Integrator Comb)滤波器是现代数字上变频的核心技术，具有简单而高效的结构。
改进型CIC抽取滤波器设计与FPGA实现
时间：2009-07-03 10:40:10 来源：现代电子技术作者：张杰，戴宇杰，张小兴，吕英杰南开大学摘要：为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点，给出一种改进型CIC滤波器。
该滤波器在采用COSINE滤波器提高阻带特性的基础上，级联了一个SINE滤波器，补偿了其通带衰减。
硬件实现时，采用新的多相分解方法结合非递归结构，不仅大大减少了存储单元数量，还使电路结构更加规则。
经仿真和FPGA验证，改进型CIC 滤波器使用较少硬件，实现了阻带衰减100．3 dB，通带衰减仅为O．000 1 dB 。
关键词：CIC抽取滤波器；COSINE滤波器；SINE滤波器；设计优化；FPGA 抽取滤波器是∑－△模／数转换器中的重要组成部分，积分梳状滤波器经常作为第一级滤波器，用以实现抽取和低通滤波。
其优点是实现时不需要乘法器电路，且系数为整数，不需要电路来存储系数，同时通过置换抽取可以使部分电路工作在较低频率，与相同滤波性能的其他FIR滤波器相比，节约了硬件开销。
经过仿真，抽取率为32的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB，这样的阻带衰减根本达不到实用滤波器的设计要求。
为了改变滤波性能，一般采用级联积分梳状滤波器(CIC)。
但经过CIC降频滤波系统降频后会产生信号混叠现象，并且主瓣曲线不平，需要用新的算法或新结构来修正改善这些特性。
1 CIC抽取滤波器原理
经典的抽取滤波器为Hogenauer CIC滤波器，其传输函数表达式为：
式中：参数M为降频因子，决定了CIC的通带大小；K为滤波器的阶数，对阻带衰减起到加深作用。
频率响应为：
滤波电路由积分模块与差分模块组成，根据置换原则将抽取因子提到差分模块之前，使其工作在较低频率，并节省了M-1个存储单元，框图如图1所示。
2 改进的CIC结构
为了改善CIC抽取滤波器阻带衰减不足的缺点，采用一种新型COSINE滤波器，其传输函数为：
当N取不同值时，幅频响应如图2(a)所示。
把不同N值的COSINE滤波器级联，幅频响应会呈现低通特性，因此文献[4]采用CIC滤波器级联COSINE滤波器的结构来改善传统CIC滤波器的幅频特性。
令Ni=M／2i+1，此时COSINE滤波器第一个零点与CIC滤波器的第一个零点重合，增加了第一个零点附近旁瓣的衰减。
取M=32，传输函数为：
图2(b)为M=32的四阶CIC滤波器与新结构的滤波器(CCOS)幅频响应对比。
式(5)中取k1=4，k2=k3=2；n1=2，n2=n3=4。
从图2中可以看出CIC滤波器第一旁瓣相对于主瓣衰减为52．94 dB，而CCOS的旁瓣衰减则达到101．9 dB。
如果达到相同的阻带衰减，CIC 至少高达8阶，其实现电路将会非常庞大。
图2(c)对上述两种滤波器主瓣曲线放大，从图中明显可以看出CCOS滤波器通带特性比CIC变差。
取滤波器的通带截止频率为fc=1／8M(Fs为归一化值)，CIC通带衰减为O．129 3 dB；CCOS为0．286 7 dB。
为了进一步提高CCOS的通带特性，对文献[4]提出的CCOS进行改进，在其后级联一个SINE滤波器，其幅频特性与传输函数如下：
式中：M必须为偶数，这样才能避免分数延时。
出于节省功耗的目的，取M为抽取值的2倍，这样SINE滤波器即可在提取到抽取之后，将计算量降为原来的1／M，该结构通过移位和加法即可实现，无需乘法器。
图3为改进型CIC(取M=64)与CCOS，CIC的幅频特性曲线比较，可以看出改进的CIC滤波器的通带特性得到明显改善。
由于补偿滤波器的引入，阻带衰减为100．3 dB，但通带衰减仅为O．000 1 dB.
3 改进型CIC的FPGA实现
按照式(5)中CCOS各级联部分的关系，文献[4]中给出一种电路实现结构图，通过抽取使部分电路工作在更低频率。
为了进一步提高滤波器设计的功耗使用效率，减小占用芯片的面积，对文献[4]的结构进行再次改进和优化。
通过改变算法运算的具体步骤，来减少运算的步数，从而提高滤波器的效率。
首先把递归结构实现的部分改为非递归算法结构，降低功耗；
其次把CCOS滤波器的部分电路再次抽取降频，处理后每级表达式都可以与非递归算法
结构的表达式合并，既可以使CCOS滤波器部分电路工作在低频降低功耗又可以大大减少存储单元数量。
CCOS滤波器实现结构如图4(a)所示，图4(b)为对CCoS滤波器抽取改讲后整体改进型滤波器的结构。
最后，非递归结构中每一级再采用多相技术进一步降低功耗。
考虑到中间第二、三、四级阶数比较高，因此将每级分解实现，相当于引进流水线技术，提高电路速率。
第二级与第四级均为10阶，分解为2个5阶级联的结构，第三级为14阶，分解为5阶、4阶、5阶。
这样除了SINE滤波器，整个改进型滤波器只有(1 +z-1)4与(1+z-1)5两种结构。
这种高度规则的结构使电路设计和版图设计变得更加容易。
SINE滤波器放在最后一级如图5所示。
4 仿真结果
为了快速有效地验证滤波器性能，使用Matlab的simulink工具搭建了三阶sigma-delta 调制器，输入各种频率的正弦波产生高速1，0信号，作为CIC滤波器的输入。
改进型CIC 滤波器FPGA实现是采用Xilinx公司SPARTAN-3系列开发板，在ISE 6．3环境下进行的。
为了进行比较，分别采用文献[4]中给出的转换抽取结构与图4、图5给出的改进结构实现。
顶层结构与仿真结果如图6所示(其中clk 为输入时钟；rst_n为复位信号，也可视为使能信号，低电平有效；data_in为1 b的输人数据；data_out为47 b补码输出；data_en为输出数据变化指示信号)。
根据FPGA综合报告，采用文献[4]中电路结构实现的改进型CIC，使用的逻辑资源为1 704．个，占器件总资源的88％，而采用图4、图5中的优化电路结构时，在滤波性能不变的前提下，使用的逻辑资源减少为1 261个，占器件总资源的65% ，说明对结构的改进与优化大大节省了硬件资源。
5 结语
这里在文献[4]的基础上提出一种改进型的CIC滤波器，大大提高了其通带特性，相较于传统CIC滤波器，无论在阻带还是通带特性都有明显改善，适合应用于高精度∑-△模数转换器中。
在FPGA实现的过程中，对文献[4]中的结构进行优化，使部分电路工作在更低的频率下，大大降低了功耗；采用非递归结构，结合传输函数自身的特性合并部分分式，降低了电路复杂性；在每级处理时仅采用加法器和延时单元，节省了硬件资源，提高了实用
性。
