FPGA入门教程ALTERAQuartusII和XILINXISECPLD入门教程教案VHDLVerilog例程讲解

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FPGA_CPLD设计开发流程快速入门指南 ALTERA篇QuartusII 史上最全

对于本工程实例，设置好器件型号后，就可以直接选择【Finish】即可进入“第五节逻辑设计”即可，但如果您想了解其它页表项，可继续往下阅读。
（5）选择【Next >】后即可进入 EDA 工具设置页表项。QuartusII 支持很多第三方工具，比如综合工具、仿真工具等等，第三工具通常在某一方面更为专业，特别是仿真工具， QuartusII 已经不再提供仿真功能，只能用第三方仿真工具，如 Modelsim 来进行仿真。
在总结中显示了当前工程编译后所占用的资源情况，本工程占用 51 个宏单元，占用总设计资源的 21%，使用了 2 个引脚（即 clk 与 clk_out），占用总引脚的 3%
九、逻辑下载
逻辑全编译后即可生成下载文件，对于 CPLD 开发平台，通常是.pof 文件，对于 FPGA 开发平台，还可以是.sof、.jic 等文件
完成后此时应如下图所示：
6
All rights reserved, NO Spreading without Authorization
professional products right for you ( / )
六、逻辑综合
逻辑设计完毕后，可以初步对逻辑进行综合，以进行分析
（1）选择菜单【Processing】→【Start】→【Start Analysis & Synthesis】后，即可开始进行逻辑设计的综合过程，完成后应如下图所示：
（2）菜单选择【Tools】→【Netlist Viewers】→【RTL Viewer】后即可出现 RTL（寄存器传输级）图，通常，对于简单的逻辑错误，使用 RTL 可以看出来。本文要实现的是 26 位分频器，下图表示，每到来一个时钟，即使用 Add0 加法器将当前 tmp 寄存器中的值累加 1，再通过一个 clk_out~reg0 将最高位输出，这正好应证了我们的设计思路。

fpga入门教程_altera_quartus_ii__和_xilinx___ise_cpld入门教

设计复杂数字系统的工具和手段
两种硬件描述语言： ➢Verilog ➢VHDL
有哪几种硬件描述语言？各有什么特点？
Verilog HDL - 较多的第三方工具的支持 - 语法构造比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试鼓励模块容易编写
Verilog HDL 的开展历史
用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。
处理工作从本质上说都是数学运算。完全可以用计算机或微处理器来完成处理工作。
计算〔Computing〕的根本概念
“Computing 这门学问研究怎样系统地有步骤地描述和转换信息，实质上它是一门覆盖了多个知识和技术范畴的学问，其中包括了计算的理论、分析、设计、效率和应用。它提出的最根本的问题是什么样的工作能自动完成，什么样的不能。〞〔摘自Denning et al., “Computing as a Discipline,〞 Communication of ACM, January,1989〕。
怎样设计如此复杂的系统？
传统的设计方法： - 查用器件手册； - 选用适宜的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型；
- 设计复杂的系统〔几十万门以上〕极其困难。
怎样设计如此复杂的系统？
现代的设计方法： - 选用适宜的 EDA仿真工具； - 选用适宜电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - 逐个做Verilog HDL 电路逻辑访真； - 编写Verilog HDL总测试模块； - 做系统电路逻辑总仿真；
FPGA的用途
可以毫不夸大的讲，FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用FPGA来实现。 FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA/CPLD的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA 来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。 FPGA还可以做数字IC设计的前端验证，用这种方式可以很大程度上降低IC设计的本钱。 FPGA的这些优点使得FPGA技术在90年代以后得到飞速的开展，同时也大大推动了EDA软件和硬件描述语言〔HDL 〕的进步。

QuartusII使用入门及FPGA设计流程

第3章Quartus II使用入门及FPGA设计流程Quartus II可编程逻辑开发软件是Altera公司为其FPGA/CPLD芯片设计推出的专用开发工具，是Altera公司最新一代功能更强的EDA开发软件，可完成从设计输入，综合适配，仿真到下载的整个设计过程。

Quartus II提供了一个完整的多平台开发环境，它包含FPGA和CPLD整个设计阶段的解决方案。

Quartus II集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件设计、综合、布局和布线，验证和仿真。

Quartus II也可以直接调用Synplify Pro、ModelSim等第三方EDA 工具来完成设计任务的综合与仿真。

Quartus II与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，方便快捷。

Quartus II还内嵌SOPC Builder，可实现SOPC系统的开发。

Quartus II 9.0主界面如图3.1示。

图 3.1 Quartus II 9.0界面3.1 Quartus II 基本设计流程Quartus II 设计的主要流程包括创建工程、设计输入、分析综合、编译、仿真验证、编程下载等，其一般流程如图 3.2所示。

下面以硬件描述语言输入法设计计数器为例，说明Quartus II 的设计流程。

3.1.1 创建工程使用Quartus II 设计电路被称作工程。

Quartus II 每次只进行一个工程，并将该工程的全部信息保存在同一个文件夹中。

开始一项新的电路设计，首先要创建一个文件夹，用以保存该工程的所有文件。

之后便可通过Quartus II 的文本编辑器编辑Verilog 源文件并存盘。

3.1.2 设计输入Quartus II 中包含原理图输入和硬件描述语言输入两种方法。

（1）原理图输入原理图输入的优点是，设计者不必具有诸如编译技术、硬件描述语言等新知识就能迅速入门，完成较大规模的电路系统的设计，且具有直观，易于理解的特点，适合于初学者使用。

2-QuartusII软件使用指南和CPLD开发流程

1、在电脑供学生使用的盘符下建立项目文件夹。

顶层文件夹名称同组号，每次实验在该文件夹下建立子文件夹，如第一次实验的文件夹为E:/A1/Lab01。

2、双击桌面“Quartus II 7.2”图标或从开始菜单->所有程序->Altera下启动软件。

3、新建项目：File->New Project Winzad。

a）在对话框的“page 1 of 5”设定工作路径、项目名称和顶层设计文件；b）在对话框的“page 3 of 5”设定目标CPLD芯片型号：EPM240T100C5；c）其他步骤一律按“Next”直至完成；4、新建设计文件：File->New->Design Files->Bloc k…（原理图）或VerilogHDL先以原理图方式举例设计一个4选1数据选择器，逻辑表达式为：F=S1·S0·D3+ S1·/S0·D2+ /S1·S0·D1+ /S1·/S0·D0 a）鼠标左键双击原理图空白处，调出“Symbol”符号库对话框，在“Name”中键入input、output、not、and3、or4分别调出输入端口、输出端口、3输入与门、四输入或门；b）双击input/output，将其命名为S0、S1、D[3..0]和F。

按逻辑表达式连接各元件符号，靠近元件端口鼠标箭头变为十字光标时按下左键进行连线；c）也可以直接在连线上键入网络名，其含义与直接连线是一样的。

当端口或网络名是以“[..]”形式出现的则表示该信号是一个组信号，“[]”则表示组信号中的单个成员，通常用于地址线、数据线或有一定变化规律的信号线。

下图展示了端口两种命名方式，信号线的两种连接方式；d）原理图绘制完成后，默认方式保存。

5、设计编译：Processing->Start Compilation或上方工具栏图标。

QUARTUS II 使用入门

2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求：硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下：选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单击List按钮，此时在下方的Nodes Found窗口出现设计项目中的所有端口的名称。
Quartus II的许可文件的设定步骤如下：选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。

Altera CPLDFPGA轻松入门与开发实例第4章 (4)

2 时序分析
（5）数据要求信号---保持时间：使新信号到达目的寄存器D输入的最早的时间
2 时序分析
（6）Slack：用于衡量设计满足或者不满足时序约束的程度，为了使电路能够正常工作，Slack的计算结必须是正的。
建立Slack = 建立需要的时间 — 数据到达时间保持Slack = 数据到达时间 — 保持需要的时间
2 时序分析
（1）启动沿（Launch）和锁存沿（Latch）
2 时序分析
（2）数据到达时间：时钟启动沿使数据从源寄存器到达目的寄存器D输入引脚的时间
2 时序分析
（3）时钟到达时间：时钟到达寄存器时钟引脚的时间
2 时序分析
（4）数据要求信号---建立时间：使信号由源寄存器发送必须到达目的寄存器D输入的时间，以便正确采样。
2 PLD设计流程
PLD的开发流程一般包括设计定义、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。
2 布局布线
4.4 仿真及时序分析 4.4.1 仿真 4.4.2 时序分析
Page 17
机பைடு நூலகம்工业出版社
2015-1-6
1 仿真
新的Quartus II软件不再提供自带的仿真器（ Simulator），因此要使用EDA 仿真工具对设计进行功能与时序仿真。使用 NativeLink 功能，可以让Quartus II 软件编译设计，生成相应的输出文件，然后使用 EDA 仿真工具自动进行仿真。当然也可以在编译之前或编译之后，在Quartus II 软件中手动运行 EDA 仿真工具进行功能仿真或时序仿真。功能仿真可以在设计流程中的任何阶段进行。时序仿真则必须在编译之后才能进行。

FPGA入门及Quartus II使用教程(内部资料)

FPGA入门及Quartus II使用教程FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)等可编程器件的基础上上进一步发展的产物。

可以这样讲，ASIC(Application Specific Integrated Circuit )内部的所有资源，是用积木堆积起来的小房子，可以是一个欧美风情的房子，还可以是一个北京四合院…….而FPGA内部就可以说是一个个小积木，也就是内部有大量的资源提供给我们，根据我们的需求进行内部的设计。

并且可以通过软件仿真，我们可以事先验证设计的正确性。

第一章FPGA的基本开发流程下面我们基于Altera 公司的QuantusII 软件来说明FPGA 的开发流程。

下图是一个典型的基于Quartus II的FPGA开发整体流程框图。

1、建立工程师每个开发过程的开始，Quartus II以工程为单位对设计过程进行管理。

2、建立顶层图。

可以这样理解，顶层图是一个容器，将整个工程的各个模块包容在里边，编译的时候就将这些模块整合在一起。

也可以理解为它是一个大元件，比如一个单片机，内部包含各个模块，编译的时候就是生成一个这样的大元件。

3、采用ALTERA公司提供的LPM功能模块。

Quartus软件环境包含了大量的常用功能模块，比如计数器、累加器、比较器等等。

4、自己建立模块。

由于有些设计中现有的模块功能不能满足具体设计的要求，那就只能自己设计。

使用硬件描述语言，当然也可以用原理图的输入方法，可以独立的把它们当成一个工程来设计，并且生成一个模块符号(Symbol)，类似于那些LPM功能模块。

这里可以理解为，如果我们需求的滤波器，没有现成的合适的，那我们可以通过LC自己来搭建一个滤波器。

5、将顶层图的各个功能模块连线起来。

Quartus_II的FPGA设计手册

一、Quartus II 软件的入门介绍
随着可编程逻辑器件应用的日益广泛，许多IC制造厂家涉足PLD/FPGA领域。目前世界上有十几家生产CPLD/FPGA的公司，最大的三家是： Altera，Xilinx，Lattice，其中Altera和Xilinx占有了60%以上的市场份额。 Altera 公司是全球最大的可编程逻辑器件供应商之一。主要产品有： MAX3000/7000，MAXⅡ，FLEX6000，FLEX8000，APEX20K，ACEX1K，Cyclone，Stratix， CycloneⅡ，StratixⅡ等。Altera公司针对FPGA/CPLD器件推出了相应的设计软件，目前主要是第三代的 MAX＋plusⅡ和第四代的QuartusⅡ。作为 Altera 公司的最新一代集成设计环境，QuartusⅡ支持Altera 公司目前流行的所有主流 FPGA/CPLD 的设计开发，并引入了一系列的新特性，如支持RLT View，综合效率更高，可以进行功耗估算等等。本使用手册主要是针对使用Quartus Ⅱ 5.0软件进行FPGA设计开发的常见的功能进行介绍。主要分以下几个步骤：
图 39：第一次启动后的界面图 37：(方法 1)启动 QuartusII 5.0 图 38：(方法 2)启动 QuartusII 5.0
Quartus II 的 FPGA 设计手册--------王兴权（030320122）2007 年 4 月桂林电子科技大学计算机与控制学院(自动化专业)-------- 用喜悦振奋精神，用成绩增添信心！
图 19 16、在 Select Features 对话框上，选中 Stand-Alone programmer 和 StandAlone SignalTapII 选项，点击 Next 按钮，进入下一步；

Quartus_II使用教程-完整实例

Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。

硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。

接下来我们对这种智能的EDA 工具进行初步的学习。

使大家以后的数字系统设计更加容易上手。

●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。

第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。

FPGA入门及QuartusII使用教程(内部资料)

可以这样讲，ASIC(内部的所有资源，是Application Specific Integrated Circuit )用积木堆积起来的小房子，可以是一个欧美风情的房子，还可以是一个北京四合院…….而FPGA内部就可以说是一个个小积木，也就是内部有大量的资源提供给我们，根据我们的需求进行内部的设计。