基于PLL频率合成器锁相环的降噪技术

锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。

调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。

本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。

混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。

结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。

为了保证本机振荡器频率频率稳定，必须加上AFT系统。

由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。

二、频率合成调谐器1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。

频率合成的方法有很多种。

下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。

输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。

2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。

改善锁相环相位噪声的方法锁相环（Phase-Locked Loop, PLL）是一种常用的频率合成器和时钟恢复方法。

然而，在某些应用中，锁相环的相位噪声成为限制系统性能的因素。

因此，改善锁相环相位噪声是一个重要的课题。

下面将介绍几种改善锁相环相位噪声的方法。

首先，一个容易实施的方法是优化锁相环的环路滤波器。

环路滤波器的设计直接影响锁相环的带宽和噪声性能。

通过增加滤波器的阻尼比，可以提高锁相环的稳定性和减小相位噪声。

另外，合理选择滤波器的带宽，可以平衡相位追踪性能和噪声抑制能力，从而改善锁相环的相位噪声。

其次，采用抖动降低技术可以有效减小锁相环的相位噪声。

抖动降低技术基于频率抖动和相位抖动之间的关系，通过控制频率抖动来减小相位噪声。

常用的抖动降低技术包括相位锁定环（Phase-Locked Loop, PPL）、时钟周期抖动降低技术等。

这些技术通过引入额外的控制环路或采用特殊的抖动降低算法，可以显著改善锁相环的相位噪声性能。

第三，优化参考信号源也是改善锁相环相位噪声的有效方法。

参考信号源的噪声特性直接传递到锁相环的输出。

因此，选择低噪声的参考信号源对于改善锁相环的相位噪声非常重要。

常见的低噪声参考信号源包括晶体振荡器（Crystal Oscillator, XO）或原子钟等。

通过使用低噪声的参考信号源，可以有效降低锁相环的相位噪声。

总结起来，改善锁相环相位噪声的方法包括优化环路滤波器、采用抖动降低技术和选择低噪声的参考信号源。

通过合理应用这些方法，可以显著提升锁相环的相位噪声性能，从而满足不同应用对于相位噪声的要求。

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。

它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。

在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。

目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。

一、锁相环路的基本工作原理1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。

图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。

因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。

所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。

在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。

当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。

因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。

2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。

锁相环输出信号相位噪声噪声及杂散特性分析应用实践【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。

并以CDMA 1X 基站系统中800MHz 的FS 单板的锁相环输出信号相位噪声指标进行理论计算。

为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。

【关键词】锁相环设计，相位噪声一、 术语和缩略语表格 1 术语和缩略语 缩写全名 含义 CDMACode Division Multiple Access 码分多址 PLLPhase Locked Loop 锁相环 FSFrequency S ynthesizer 频率合成器 LPFLoop Filter 环路滤波器 VCO Voltage Control Oscillator压控振荡器 二、 问题的提出锁相环工作原理图，由三部分组成：鉴相器（PFD ）、环路滤波器（LPF ）和压控晶体振荡器（VCXO ），如图 0-1所示。

÷R 分频器VCO 参考频率鉴相器÷N 分频器LPF ΦK O θS K VCO )(S F rθ+iθ-e θ图 0-1锁相环原理框图锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。

在本文中以CDMA 1X 基站系统中800MHz 的FS 单板应用为背景，在CDMA 基站中不需要跳频，所以调频时间基本不做要求。

输出功率比较好控制，只要调整衰减网络就能保证。

锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。

在锁相环设计中，相位噪声和杂散成为系统设计主要难点。

三、 解决思路相位噪声分析相位噪声主要由VCO 、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。

环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声具有低通特性，对于VCO产生的相位噪声具有高通特性。

基于ADIsimPLL 3.1的锁相环环路滤波器设计作者：高立俊来源：《现代电子技术》2013年第15期摘要：对锁相环环路滤波器进行简单分析，对ADIsimPLL 3.1模拟软件的功能特点做了简要介绍，并利用仿真软件对一款频率合成器的环路滤波器进行仿真设计，结果表明该软件在设计应用中方便快捷，能够帮助设计出满足指标要求且性能稳定的环路滤波器。

关键词：环路带宽； PLL；环路滤波器；压控灵敏度中图分类号： TN713⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）15⁃0056⁃03 Design of PLL loop filter based on ADIsimPLL 3.1GAO Li⁃jun（Shaanxi Fenghuo Communication Group Co.， Ltd.， Baoji 721006， China）Abstract： The PLL loop filter is analyzed simply. The functions and characteristics of simulation software ADIsimPLL 3.1 are introduced. In addition， ADIsimPLL 3.1 is adopted to carried out simulation design of a loop filter of frequency synthesizer. The results indicates the software have advantages in designs and applications， and can help design the loop filter with steady performances which can meet the requirements.Keywords： bandwidth of loop； PLL； loop filter； VCO sensitivity0 引言随着通信技术在各个领域的高速发展，频率合成器作为通信设备的重要组成部分，对其也提出了越来越高的设计要求，不但要能满足宽的频率范围、高的频率稳定度和准确度，而且要求其具有良好的杂散和相位噪声、快速的频率切换。

锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。

N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。

该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。

MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。

当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。

N0 为最低位，N9 为最高位。

基于DDS+PLL频率合成器的设计【摘要】对比直接数字频率合成技术（DDS）和锁相环频率合成技术（PLL）的优缺点，提出一种DDS与PLL相结合的频率合成器方案。

本文给出了以AD9852和ADF4106实现频率合成器的实例，并对该频率合成器的硬件电路进行了简要说明。

【关键词】直接数字频率合成；锁相环；相位噪声；频率合成器1.引言频率合成器是现代通信系统的重要组成部分，研制低相噪声、高纯频谱、高速捷变和高输出频段的频率合成器已经成为频率合成技术发展的趋势。

直接数字合成（DDS）技术的主要优点是：（1）频率转换速度快、（2）频率分辨率高、（3）输出波形灵活且相位连续、（4）相位噪声低、（5）频率稳定度高、（6）频率合成范围宽等，但DDS合成频率比较低且输出频谱杂散较大；而锁相环（PLL）技术具有：（1）频带宽、（2）工作频率高、（3）频谱质量好等优点，但其不足之处为频率分辨率、频率建立时间等方面远不如DDS。

如何把两者结合起来，取长补短，以获得更高的频率分辨率，更快的信号建立时间，更低相位噪声和更宽输出频率范围的频率合成器是设计和研究的重点。

2.硬件电路实现本合成器参考源采用57MHz恒温晶振，为DDS芯片AD9852提供高稳定度的时钟信号，在DSP芯片TMS320VC5416的指令控制下，DDS产生低频正弦信号与参考源混频得到较高的参考频率，经带通滤波器滤波后送到锁相环芯片ADF4106，该芯片把混频后的参考频率经R次分频和系统最终输出的频率信号经N分频后进行比相，得到误差电压经有源低通滤波器后，对压控振荡器进行调谐，输出满足系统要求的信号。

其电路原理框图如图1所示。

图1 频率合成器原理框图2.1 DDS及滤波器的实现DDS采用AD9852芯片实现。

AD9852是美国AD公司推出的高性能DDS 芯片，与传统的芯片相比，不但具有一般芯片所具有的相位累加器，正弦值存储表，还在相位累加器前加了一级频率累加器，后面集成了数模转换器。

锁相环的相位噪声传递函数锁相环（PLL）是一种常用的电路，用于将输入信号的相位与参考信号的相位保持一致。

相位噪声传递函数是描述锁相环中相位噪声传递的数学模型。

本文将介绍锁相环的基本原理和相位噪声传递函数，并探讨其在通信系统中的应用。

一、锁相环的基本原理锁相环由相位比较器、低通滤波器、电压控制振荡器（VCO）和分频器组成。

其基本原理是通过不断调节VCO的频率，使其输出信号的相位与参考信号的相位保持一致。

具体实现过程如下：1. 相位比较器：将输入信号和参考信号进行相位比较，产生一个误差信号。

2. 低通滤波器：对误差信号进行滤波，得到一个平滑的控制电压。

3. VCO：根据控制电压改变输出信号的频率，同时也改变其相位。

4. 分频器：将VCO的输出信号进行分频，得到参考信号。

通过不断的反馈调节，锁相环能够使VCO的输出信号与参考信号的相位保持一致，从而实现相位同步。

二、相位噪声传递函数的定义相位噪声传递函数是衡量锁相环中相位噪声传递特性的一种数学模型。

它描述了输入到输出的相位噪声传递情况，通常用频率响应函数的形式表示。

具体而言，相位噪声传递函数可以表示为：H(f) = K / (1 + jf/fc)其中，H(f)表示相位噪声传递函数，K表示增益，f表示频率，fc 表示截止频率。

三、相位噪声传递函数的分析相位噪声传递函数可以用于分析锁相环中相位噪声的特性。

从函数的形式可以看出，当频率接近截止频率时，相位噪声传递函数的值较小，说明锁相环对低频相位噪声具有较好的抑制能力。

而当频率远离截止频率时，相位噪声传递函数的值逐渐增大，说明锁相环对高频相位噪声的抑制能力较弱。

四、锁相环在通信系统中的应用锁相环在通信系统中有着广泛的应用。

其中，最常见的应用是时钟恢复和频率合成。

1. 时钟恢复：在数字通信系统中，接收端需要从接收到的信号中恢复出发送端的时钟信号。

锁相环可以通过将接收到的信号与本地时钟进行比较，并通过调节VCO的频率来实现时钟的恢复。

一、MC145152（鉴相器）MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。

它是 MC145152－1 芯片的改进型。

主要具有下列主要特征：（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出 MC。

当 MC 为低电平时，双模分频器用（P＋1）去除；当 MC 为高电平时，双模分频器用模数 P 去除。

（2）它有 A 计数器和 N 计数器两个计数器。

它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。

其中，A、N 计数器可预置。

N 的取值范围为 3～1023，A 的取值范围为 0～63。

A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。

（3）它有一个参考振荡器，可外接晶体振荡器。

（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。

设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。

（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。

MC145152－2 的供电电压为 3．0 V～9．0 V，采用 28 脚双列封装形式。

MC145152－2的原理框图如图 1 所示MC145152－2 的工作原理：参考振荡器信号经 R 分频器分频后形成 fR 信号。

压控振荡器信号经双模P/(P ＋1)分频器分频，再经 A、N 计数器分频器后形成 fV 信号，fV＝fVCO/(NP＋A)。

fR 信号和 fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。

当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。

原理框图如右图：管脚描述：Pin 1频率输入 (fin) 输入到上升沿触发÷N和÷A计数器。

锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。

由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。

自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。

如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。

随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。

随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。

高性能的频率源可通过频率合成技术获得。

随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。

由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。

1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。

PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。

PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。

PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。

锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。

N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。

该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。

MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。

当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。

N0 为最低位，N9 为最高位。

基于DDS和PLL的频率合成器的设计作者：宣家扬来源：《硅谷》2013年第21期摘要 AD9956是ADI公司的一款高分辨率、可编程、配置多样化的频率合成芯片，文章介绍了AD9956中直接频率合成技术的基本原理和工作模式，在此基础上利用DDS+PLL混合频率合成方案，实现在1.325 GHz-1.75 GHz带宽内，以25 kHz为步进产生任意高精度频率源。

关键词 AD9956；高分辨率；可编程；直接频率合成中图分类号：TN837 文献标识码：A 文章编号：1671-7597（2013）21-0033-02跳频通信技术由于具有较好的抗干扰，抗追踪能力，在军事通信领域应用广泛，其中对频率合成器的覆盖范围，频率步进，捷变频时间等指标都有较高要求。

传统的模拟频率合成技术结构复杂且难以维护，直接数字频率合成技术（Direct Digital Synthesizer，DDS）频率分辨率高，转换时间短，但杂散较大，工作频率低，而锁相环技术（Phase Locked Loop，PLL）的工作带宽大，但频率转换时间长，分辨率低。

在实际应用往往将DDS和PLL两者结合，取长补短发挥两者的优势。

1 DDS原理介绍AD9956是一款高性能的频率合成芯片，其内部集成DDS和PLL电路。

DDS电路的内部时钟频率可达400Msps，具有14位DAC，48位频率调谐字（Frequency tuning word，FTW）和14位相位调谐字。

PLL电路包括一个输入频率为200MHz的鉴频鉴相器（分频情况下可高达655 MHz），一个数控电流泵和一个655MHz CML模式的PECL驱动器。

DDS的功能主要是基于相位累加器和波形查找表实现，在每一个时钟周期，相位累加器将前一次寄存器中的相位值与频率调谐字相加，所得值通过一张波形查找表映射成正弦波幅度的数字量信号，驱动DAC，最后输出模拟量。

这里假设N为相位累加器的字长，FTW为频率调谐字，那么在经过个时钟周期后，相位寄存器回到初始状态，完成波形查找表中一个循环的查找，DDS系统输出一个正弦波。

锁相环路相位噪声分析张文军 电信0802【摘要】本文对锁相电路的相位噪声进行了论述,并对其中各组成部件的相位噪声也做了较为详细的分析。

文中最后提出了改进锁相环相位噪声的办法. 【关键词】锁相环；相位噪声;分析 引言相位噪声是一项非常重要的性能指标，它对电子设备和电子系统的影响很大，从频域看它分布的载波信号两旁按幂律谱分布。

用这种信号无论做发射激励信号，还是接收机本振信号以及各种频率基准，这些信号在解调过程中都会和信号一样出现在解调终端，引起基带信噪比下降.在通信系统中使环路信噪比下将,误码率增加；在雷达系统中影响目标的分辨能力，即改善因子。

接收机本振的相位噪声遇到强干扰信号时，会产生“倒混频”，使接收机有效噪声系数增加.随着电子技术的发展,对频率源的信号噪声要求越来越严格，因此低相位噪声在物理、天文、无线电通信、雷达、航空、航天以及精密计量、仪器仪表等各种领域里都受到重视。

1 相位噪声概述相位噪声 ，就是指在系统内各种噪声作用下所表现的相位随机起伏，相位的随机起伏起必然引起频率随机起伏,这种起伏速度较快，所以又称之为短期频率稳定度。

理想情况下，合成器的输出信号在频域中为根单一的谱线，而实际上任何信号的频谱都不可能绝对纯净，总会受到噪声的调制产生调制边带.由于相位噪声的存在，使波形发生畸变。

在频域中其输出信号的谱线就不再是一条单根的谱线,而是以调制边带的形式连续地分布在载波的两边，在主谱两边出现了一些附加的频谱,从而导致频谱的扩展，相位噪声的边带是双边的，是以0f 为中心对称的，但为了研究方便，一般只取一个边带。

其定义为偏离载频1Hz 带宽内单边带相位噪声的功率与载频信号功率之比，它是偏离 载频的复氏频率m f 的函数 ，记为()m f ζ，单位为d B c ／ Hz ，即()010lg[/](1)m SSB f P P ζ=式中SSB P为偏离载频m f 处，1Hz 带宽内单边带噪声功率；0P 为载波信号功率.2 表征相位噪声物理量2.1即时相位抖动()t Φ()02cos()()t s s v t t t πωθφΦ=+++其中，0v是源的标称频率，常数.cos()s s w t θ+是()t Φ的周期性扰动，称为杂散，()t φ则是相位的随机扰动，称为相位噪声2。

电气传动2021年第51卷第11期摘要：随着信息化社会的发展，数字锁相环越发受研发人员的重视。

而相位噪声是衡量数字锁相环性能的关键技术，更是研究的重点。

介绍数字锁相环的组成结构和工作原理，建立环路各个模块的相位噪声模型，从闪烁噪声和白噪声的特性入手，定性分析相位噪声的影响因素，并针对电荷泵增益和环路滤波器阻抗对锁相环电路相位噪声的影响进行了仿真，进一步验证了分析结果，为设计高性能的数字锁相环提供理论基础。

关键词：数字锁相环；相位噪声；振荡器；电荷泵；环路滤波器中图分类号：TM28文献标识码：ADOI ：10.19457/j.1001-2095.dqcd21463Analysis of Phase Noise in Digital Phase -locked Loop ZHANG Zhanrong 1，WANG Yunfei 2，QU Meixia 2，ZHAO Li 3（1.Department of Mechanical and Electrical Engineering ，Ordos Vocational College ofEco-environment ，Ordos 017010，Nei Moggol ，China ；2.Basic Department ，Ordos Vocational College of Eco-environment ，Ordos 017010，Nei Moggol ，China ；3.School of Software ，Shanxi University ，Taiyuan 030013，Shanxi ，China ）Abstract:With the development of information society ，digital phase-locked loop （DPLL ）attracts more and more attention of researchers.As the key technology to evaluate the performance of DPLL ，phase noise becomes the key point of the study.The structure and work principle of DPLL were introduced ，the phase noise model of each module of the loop was established.Starting from the characteristics of flicker noise and white noise ，the influence factors of phase noise were analyzed qualitatively ，and the influence of charge pump gain and loop filter impedance on phase noise of PLL circuit was simulated to further verify the analysis results.The theoretical basis was provided for improving the phase noise performance of DPLL.Key words:digital phase-locked loop （DPLL ）；phase noise ；oscillator ；charge pump ；loop filter基金项目：山西省科技厅基础研究计划项目—青年科技研究基金（2014021039-6）作者简介：张占荣（1969—），男，本科，副教授，Email ：131****************数字锁相环的相位噪声分析张占荣1，王云飞2，屈美霞2，赵丽3（1.鄂尔多斯生态环境职业学院机电工程系，内蒙古鄂尔多斯017010；2.鄂尔多斯生态环境职业学院基础部，内蒙古鄂尔多斯017010；3.山西大学软件学院，山西太原030013）现代频率源一般是由直接频率合成、间接频率合成和直接数字频率合成这三种合成技术实现的[1]。

基于MC145152+MC12022+MC1648L+LM358 的锁相环电路一、MC145152（鉴相器）MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。

它是MC145152－1 芯片的改进型。

主要具有下列主要特征：（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。

当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。

（2）它有 A 计数器和N 计数器两个计数器。

它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。

其中，A、N 计数器可预置。

N 的取值范围为3～1023，A 的取值范围为0～63。

A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。

（3）它有一个参考振荡器，可外接晶体振荡器。

（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。

设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。

（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。

MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。

MC145152－2的原理框图如图1 所示MC145152－2 的工作原理：参考振荡器信号经R 分频器分频后形成fR 信号。

压控振荡器信号经双模P/(P＋1)分频器分频，再经A、N 计数器分频器后形成fV 信号，fV＝fVCO/(NP＋A)。

fR 信号和fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。

当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。

原理框图如右图：管脚描述：Pin 1频率输入(fin) 输入到上升沿触发÷N和÷A计数器。