状态表化简

数字电路与逻辑设计1_3试卷和答案一、填空（每空1分，共45分）1．Gray码也称循环码，其最基本的特性是任何相邻的两组代码中，仅有一位数码不同，因而又叫单位距离码。

2．二进制数转换成十进制数的方法为：按权展开法。

3．十进制整数转换成二进制数的方法为：除2取余法，直到商为0 止。

4．十进制小数转换成二进制数的方法为：乘2取整法，乘积为0或精度已达到预定的要求时，运算便可结束。

5．反演规则：对于任意一个逻辑函数式F，如果将其表达式中所有的算符“·”换成“+ ”，“+ ”换成“·”，常量“0”换成“ 1 ”，“ 1 ”换成“0”，原变量换成反变量，反变量换成原变量，则所得到的结果就是。

称为原函数F的反函数，或称为补函数6．n个变量的最小项是n个变量的“与项”，其中每个变量都以原变量或反变量的形式出现一次。

对于任何一个最小项，只有一组变量取值使它为 1 ，而变量的其余取值均使它为0 。

7．n个变量的最大项是n个变量的“或项”，其中每一个变量都以原变量或反变量的形式出现一次。

对于任何一个最大项，只有一组变量取值使它为0 ，而变量的其余取值均使它为 1 。

8．卡诺图中由于变量取值的顺序按格雷码排列，任何几何位置相邻的两个最小项，在逻辑上都是相邻的。

，保证了各相邻行(列)之间只有一个变量取值不同。

9．卡诺图化简逻辑函数方法：寻找必不可少的最大卡诺圈，留下圈内没有变化的那些变量。

求最简与或式时圈 1 、变量取值为0对应反变量、变量取值为1对应原变量；求最简或与式时圈 0 、变量取值为0对应原变量、变量取值为1对应反变量。

10．逻辑问题分为完全描述和非完全描述两种。

如果对于输入变量的每一组取值，逻辑函数都有确定的值，则称这类函数为完全描述逻辑函数。

如果对于输入变量的某些取值组合逻辑函数值不确定，即函数值可以为0，也可以为1(通常将函数值记为Ø或×)，那么这类函数称为非完全描述的逻辑函数。

1.4 用卡诺图化简逻辑函数本次重点内容1、卡诺图的画法与性质2、用卡诺图化简函数 教学过程 应用卡诺图化简 一、卡诺图逻辑函数可以用卡诺图表示。

所谓卡诺图，就是逻辑函数的一种图形表示。

对n 个变量的卡诺图来说，有2n 个小方格组成，每一小方格代表一个最小项。

在卡诺图中，几何位置相邻（包括边缘、四角）的小方格在逻辑上也是相邻的。

二、最小项的定义及基本性质： 1、最小项的定义在n 个变量的逻辑函数中，如乘积项中包含了全部变量，并且每个变量在该乘积项中或以原变量或以反变量的形式但只出现一次，则该乘积项就定义为该逻辑函数的最小项。

通常用m 表示最小项，其下标为最小项的编号。

编号的方法是：最小项的原变量取1，反变量取0，则最小项取值为一组二进制数，其对应的十进制数便为该最小项的编号。

如最小项C B A 对应的变量取值为000，它对应十进制数为0。

因此，最小项C B A 的编号为m 0，如最小项C B A 的编号为m 4，其余最小项的编号以此类推。

2、最小项的基本性质：（1）对于任意一个最小项，只有一组变量取值使它的值为1，而其余各种变量取值均使它的值为0。

（2）不同的最小项，使它的值为1的那组变量取值也不同。

（3）对于变量的任一组取值，全体最小项的和为1。

图1.4.1分别为二变量、三变量和四变量卡诺图。

在卡诺图的行和列分别标出变量及其状态。

变量状态的次序是00，01，11，10，而不是二进制递增的次序00，01，10，11。

这样排列是为了使任意两个相邻最小项之间只有一个变量改变（即满足相邻性）。

小方格也可用二进制数对应于十进制数编号，如图中的四变量卡诺图，也就是变量的最小项可用m 0, m １,m ２,……来编号。

1010001111001A BCAB CD B A 0001111000011110m m m m m mmmm m m m 012300112233m m m m m m m m m m m m m m m m 456789101112131415图1.4.1 卡诺图二、应用卡诺图表示逻辑函数应用卡诺图化简逻辑函数时，先将逻辑式中的最小项(或逻辑状态表中取值为1的最小项)分别用1填入相应的小方格内，其它的则填0或空着不填。

分析电路图的逻辑功能。

由逻辑门构成的组合逻辑电路，其分析过程通常分为以下三个步骤：①根据给定的逻辑电路，写出输出函数的逻辑表达式；②根据已写出的输出函数的逻辑表达式，列出真值表；③根据逻辑表达式或真值表，判断电路的逻辑功能。

【例1】【例2】【例3】【例4】组合逻辑电路的设计设计步骤： 1.逻辑问题描述将设计问题转换为逻辑问题，即用真值表或表达式的形式来描述设计问题； 2.逻辑函数化简用代数法或卡诺图法将逻辑问题化为最简与或式；3.逻辑函数变换根据给定逻辑门的类型、数量等因素，将表达式转换为所需形式； 4.画逻辑电路图并考虑实际工程问题。

【例5】设计一个组合逻辑电路，其输入ABCD 为8421BCD 码。

当输入BCD 数能被4或5整除时，电路输出F=1，否则F=0。

试分别用或非门和与或非门实现。

【例6】某厂有A 、B 、C 三个车间和Y 、 Z 两台发电机。

如果一个车间开工，启动Z 发电机即可满足使用要求； 如果两个车间同时开工，启动Y 发电机即可满足使用要求；如果三个车间同时开工，则需要同时启动Y 、 Z 两台发电机才能满足使用要求。

试仅用与非门和异或门两种逻辑门设计一个供电控制电路， 使电力负荷达到最佳匹配 【例7】.用与非门设计三变量多数表决器。

【例8】设计一个一位二进制半加器。

【例9】 用卡诺图法判断函数 是否存在险象。

触发器级电路分析D C A BD AD F ++=要确定一个用触发器构成的同步时序电路的功能，通常需要经过以下几个分析步骤：①根据给定电路写出输出方程组、激励方程组和次态方程组；②根据上述三个方程组列出电路的状态表；③根据状态表画出电路的状态图，必要时还可画出电路的工作波形；④根据状态图（或状态表、工作波形）确定电路的逻辑功能【例10】分析图5所示同步时序电路的功能，并画出电路的工作波形。

触发器级电路设计步骤(1) 导出原始状态图或状态表。

(2) 状态化简。

（3）状态分配。

资料范本本资料为word版本，可以直接编辑和打印，感谢您的下载数字逻辑考题及答案地点：__________________时间：__________________说明：本资料适用于约定双方经过谈判，协商而共同承认，共同遵守的责任与义务，仅供参考，文档可直接下载或修改，不需要的部分可直接删除，使用时请详细阅读内容数字逻辑试题1答案一、填空：（每空1分，共20分）1、（20.57）8 =（ 10.BC ）162、(63.25) 10= ( 111111.01 )23、（FF）16= ( 255 )104、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。

5、[X]反=0.1111，[X]补= 0.1111。

6、-9/16的补码为1.0111，反码为1.0110 。

7、已知葛莱码1000，其二进制码为1111，已知十进制数为92，余三码为1100 01018、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态。

9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。

10、，其最小项之和形式为_ 。

11、RS触发器的状态方程为__，约束条件为。

12、已知、，则两式之间的逻辑关系相等。

13、将触发器的CP时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路。

二、简答题（20分）1、列出设计同步时序逻辑电路的步骤。

（5分）答：（1）、由实际问题列状态图（2）、状态化简、编码（3）、状态转换真值表、驱动表求驱动方程、输出方程（4）、画逻辑图（5）、检查自起动2、化简（5分）答：3、分析以下电路，其中RCO为进位输出。

（5分）答：7进制计数器。

4、下图为PLD电路，在正确的位置添 * ，设计出函数。

（5分）5分注：答案之一。

三、分析题（30分）1、分析以下电路，说明电路功能。

（10分）解： 2分该组合逻辑电路是全加器。

以上8分2、分析以下电路，其中X为控制端，说明电路功能。

1.4 用卡诺图化简逻辑函数本次重点内容1、卡诺图的画法与性质2、用卡诺图化简函数 教学过程 应用卡诺图化简 一、卡诺图逻辑函数可以用卡诺图表示。

所谓卡诺图，就是逻辑函数的一种图形表示。

对n 个变量的卡诺图来说，有2n 个小方格组成，每一小方格代表一个最小项。

在卡诺图中，几何位置相邻（包括边缘、四角）的小方格在逻辑上也是相邻的。

二、最小项的定义及基本性质： 1、最小项的定义在n 个变量的逻辑函数中，如乘积项中包含了全部变量，并且每个变量在该乘积项中或以原变量或以反变量的形式但只出现一次，则该乘积项就定义为该逻辑函数的最小项。

通常用m 表示最小项，其下标为最小项的编号。

编号的方法是：最小项的原变量取1，反变量取0，则最小项取值为一组二进制数，其对应的十进制数便为该最小项的编号。

如最小项C B A 对应的变量取值为000，它对应十进制数为0。

因此，最小项C B A 的编号为m 0，如最小项C B A 的编号为m 4，其余最小项的编号以此类推。

2、最小项的基本性质：（1）对于任意一个最小项，只有一组变量取值使它的值为1，而其余各种变量取值均使它的值为0。

（2）不同的最小项，使它的值为1的那组变量取值也不同。

（3）对于变量的任一组取值，全体最小项的和为1。

图1.4.1分别为二变量、三变量和四变量卡诺图。

在卡诺图的行和列分别标出变量及其状态。

变量状态的次序是00，01，11，10，而不是二进制递增的次序00，01，10，11。

这样排列是为了使任意两个相邻最小项之间只有一个变量改变（即满足相邻性）。

小方格也可用二进制数对应于十进制数编号，如图中的四变量卡诺图，也就是变量的最小项可用m0, m１,m２,……来编号。

01 0100011110 01ABCABCDBA0001111000011110m m m mm m m mm mm m01230112233mmmmmmmmmmmmmmmm456789101112131415图1.4.1 卡诺图二、应用卡诺图表示逻辑函数应用卡诺图化简逻辑函数时，先将逻辑式中的最小项(或逻辑状态表中取值为1的最小项)分别用1填入相应的小方格内，其它的则填0或空着不填。

1、 什么是有权码、无权码？格雷码是否是有权码？格雷码有什么特点？BCD 代码代表的信息是什么？2、 ◤写出四位二进制码与格雷码的变换关系？将二进制数(1011100)2转换成典型的格雷码为 。

3、 有一数码10010011，作为自然二进制数时，它相当于十进制数 ，作为8421BCD 码时，它相当于十进制数 。

4、 ()()()2101610110______==；108421BCD (56)( ) =；2421BCD 10(10110011)(____)=5、 ()()()108421369____________________BCD BCD ==余6、 ()()()()102816131.5625____________________________________________===7、 ()()()310842*********.1001______________________________BCD BCD ==余8、 余3BCD 码1100所对应的十进制数是多少？ （ ）9、 与二进制数(011101010110100.101011)2 对应等值的16进制数是：（ ）1610、 与十进制数(29.68)10 对应等值的二进制数是多少(精度要求小数点后取3位)为：（ ）11、 将十进制小数0.85937转换成二进制小数，要求截断误差不大于0.02，则这个二进制小数为12、 2006个1连续进行异或运算的结果是 。

13、 逻辑代数中三个规则的重要名称是： 、 、 。

14、 已知某函数()()D C AB D C A B F +++= ，该函数的对偶函数F*= 。

15、 求函数F 的反演和对偶式.[()]F A B BC CD AD E =++16、 求函数F [()]F A B BC CD AD E =++的反演和对偶式17、 直接写出()=+++⋅+F ABC BCD AB C B D 的反函数及对偶函数表达式（不必化简）。

时序逻辑电路设计时的状态化简作者：罗云旭来源：《科学之友》2009年第02期摘要：时序逻辑电路的一般设计是数字电路设计的重要方面，在设计过程中的状态化简是设计结果是否最佳的关键环节。

文章就状态等效的基本概念、状态化简的步骤作了详细的介绍。

关键词：状态等效；等效类；隐含表中图分类号：TN432文献标识码：A文章编号：1000-8136(2009)05-0104-03时序逻辑电路的设计步骤为：对设计问题进行逻辑抽象,得出原始状态转换图和状态转换表，再进行状态化简、状态分配、列出状态转换的编码表、选择触发器、求激励函数、输出函数、画出逻辑电路图。

时序逻辑电路设计的目的是设计出满足逻辑功能要求的最佳逻辑电路。

在建立原始状态图和原始状态表时，主要考虑如何清晰、正确地反映设计要求，而没有刻意追求如何使图、表中包含的状态数目达到最少。

因此，在原始状态图和原始状态表中往往存在多余状态，但在设计具体电路时，状态数目的多少将直接决定电路中所需触发器数目的多少，所以，为了降低电路的复杂性和电路成本，应尽可能地使描述设计要求的状态表中包含的状态数达到最少，为此，需要对原始状态进行化简。

所谓状态化简，就是把原始状态表中的多余状态消去，得到一个既能正确描述给定的逻辑功能，又能使所包含的状态数目达到最少的状态表，通常称这种状态表为最小化状态表。

状态化简的方法很多，最常用的一种方法是隐含表法。

1状态等效对于完全确定的原始状态表，化简是建立在状态等效基础上的。

所谓状态等效，是指完全确定的两个状态Sa和Sb，对于所有可能的输入序列，所得到的输出响应序列完全相同，则状态Sa和Sb是等效的，或者说，状态Sa和Sb是等效对。

用（SaSb）表示。

状态等效的必要条件为：在相同的输入条件下，输出完全相同。

充分条件为它们的次态，属于下列情况之一：（1）次态相同。

（2）次态交错或为各自的现态。

所谓的次态交错，是指在某种输入取值下，Sa的次态为Sb，而Sb的次态为Sa。

数字电路与逻辑设计_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.二进制并行加法器使用先行进位的主要目的是( )参考答案:提高运算速度2.关于四位二进制并行加法器74283，下面说法正确的是（）参考答案:它可以实现加法运算_它可以实现减法运算_它有9个输入端，5个输出端_它可以实现代码转换3.关于计数器74290，下面说法正确的是参考答案:其内部包含四个触发器_它可以实现模小于10的任意计数器_它可以实现8421码模10计数器4.将十进制数75.25转换成十六进制数为（）参考答案:4B.45.余3码10010101.10101000对应的二进制数为 ( )参考答案:111110.116.同步时序电路设计中，状态编码采用相邻编码法的目的是( )。

参考答案:减少电路中的逻辑门7.在正常工作时，3-8线译码器74138的使能端【图片】【图片】【图片】的值为( )参考答案:1008.相同功能的Moore型时序电路比Mealy型时序电路多一个状态，因此Moore型比Mealy型的时序电路多一个触发器。

参考答案:错误9.在设计同步时序逻辑电路时，实现相同功能，使用D触发器的电路一定比使用JK触发器的电路简单。

参考答案:错误10.组合逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关。

参考答案:正确11.为了实现计数功能，集成寄存器74194的控制端S0S1可以是（）。

参考答案:01_1012.用逻辑代数公理、定理和规则可以证明【图片】。

参考答案:正确13.使用8路选择器实现4变量逻辑函数F(A,B,C,D),使用ABC作为控制变量，数据输入端D0-D7可能的值有( )。

参考答案:1_D14.带符号二进制数–00101的补码为（）参考答案:11101115.根据反演规则和对偶规则可写出逻辑函数【图片】的反函数【图片】=（），对偶函数【图片】=（）。

参考答案:；16.用卡诺图化简法求逻辑函数【图片】的最简与或表达式和最简或与表达式分别为（）。

隐含表法是一种状态分析工具，主要用于状态流程图或状态/决策分析表的简化。

其核心原则可以概括为以下几个方面：1. **清晰表达**：隐含表的主要目的是简化状态表，使其更易于理解和分析。

因此，化简过程中应保持表中的信息清晰、简洁。

2. **避免冗余**：隐含表应只包含对状态表有实质性影响的信息。

这意味着，如果一个事件或转移在原始状态表中已经包含，那么在隐含表中就不应重复。

3. **保持一致**：在化简过程中，应确保隐含表中的信息与原始状态表保持一致。

任何修改都应具有明确的理由，并确保不会改变原状态表中的逻辑关系。

4. **关注内部依赖**：隐含表关注的是状态间的依赖关系，因此，化简时应考虑事件和转移之间的内在联系。

对于那些依赖于其他事件或转移的状态，应进行适当的处理。

5. **遵循一致性规则**：隐含表应遵循一致性规则，以确保所有可能的状态和转移都被包括在内，且逻辑关系正确。

6. **避免循环依赖**：在化简过程中，应避免产生循环依赖的情况，即避免出现两个或更多的事件或转移相互依赖于对方的情况。

7. **关注输出**：隐含表不仅关注状态间的输入事件，也关注输出事件。

在化简过程中，应考虑到所有可能的状态输出，并适当处理它们。

8. **考虑边界条件**：隐含表应考虑所有可能的状态和转移的边界条件，并适当处理它们，以确保分析的全面性和准确性。

通过遵循这些原则，使用隐含表法化简状态表可以有效地简化流程，提高分析的效率和准确性。

这些原则是状态分析的重要工具，可以帮助开发人员、设计师和工程师更有效地理解和控制系统的动态行为。

然而，需要注意的是，虽然隐含表法是一种有用的工具，但它并不适用于所有情况。

在某些情况下，可能需要结合其他方法，如决策分析、马尔可夫链等，以获得更全面和准确的结果。

总的来说，隐含表法化简状态表的原则旨在确保分析的清晰、准确和全面。

通过遵循这些原则，我们可以更好地理解系统的动态行为，从而做出更明智的决策。

——Design Sequential Circuits with Flip Flops（1）根据需求 获得原始状态图、状态表（2）最小化状态表（3）状态编码（分配） 获得状态转移表（4）状态转移表触发器特征 （5）卡诺图化简（6）电路实现 （7） 检查无关项触发器激励表激励（输入）函数表达式 输出函数表达式 利用触发器设计时序逻辑的方法状态表的化简时序电路的两个状态Si 和Sj，如果它们对每一个输入所产生的输出完全相同，且它们的次态等价，则这两个状态是等价的（可以合并为一个状态）——状态化简（一）完全定义状态表的化简方法——隐含（蕴含）表法▪俩俩比较原始状态表中的所有状态，找出能合并、不能合并、能否合并待定的状态对。

▪追踪能否合并待定的状态对，直至确定它们能合并或不能合并，从而找到原始状态表中的所有等价状态对。

▪基于这些等价状态对确定最大等价状态类，获得原始状态表的最小覆盖集，建立最简状态表状态表中的任意两个状态 S i 和 S j 同时满足下列两个条件，它们可以合并为一个状态1.在所有不同的现输入下，现输出分别相同2.在所有不同的现输入下，次态分别为下列情况之一（1）两个次态完全相同（2）两个次态为其现态本身或交错（3）两个次态为状态对封闭链中的一个状态对（4）两个次态的某一后续状态对可以合并 等价状态的判定条件状态合并的必要条件有缘学习更多关注桃报：奉献教育（店铺）或＋谓ｙｇｄ３０７６隐含表(蕴含)法现态 Q n+1/ Z Q n X=0 X=1 a c / 0 b / 1 b f / 0 a / 1 c d / 0 g / 0 d d / 1 e / 0 e c / 0 e / 1 f d / 0 g / 0 g c / 1 d / 0 例1：化简如下状态表 ① 建立隐含表 g f e d c b a b c d ef ② 比较 cf X X XX be X X X X ae cf X X X X X X X X ✓ de cd ③ 追踪 cf ae be 状态对封闭连 ✓ ✓ ✓ X 等价状态对 { a ,b }、 { a ,e } { b ,e }、 { c ,f }竖列横排掐头去尾④获得最大等价状态类等价状态类的定义——If : S i ≡ S j , S j≡ S mThen: S i≡ S j≡ S m, 即{ S i , S j , S m } 最大等价状态类——某一等价状态类不属于其他任何等价状态类等价状态对:{ a ,b }、 { a ,e } { b ,e }、 { c ,f } 最大等价状态类: { a , b ,e }、 { c ,f }q1 = { a , b ,e }q2 = { c ,f }q3 = dq4 = g 最小覆盖集： {q1 , q2 , q3 ,q4 }现态Q n+1/ ZQ n X=0X=1a c/ 0b / 1b f / 0 a/ 1c d/ 0 g / 0d d/ 1 e/ 0e c/ 0 e/ 1f d / 0 g/ 0g c/ 1 d/ 0 现态Q n+1/ ZQ n X=0X=1 q1 q2 / 0 q1 / 1 q1 q2 / 0 q1 / 1 q2 q3 / 0 q4 / 0 q3 q3 / 1 q1 / 0 q1 q2 / 0 q1 / 1 q2 q3 / 0 q4 / 0 q4 q2 / 1 q3 / 0Let 现态Q n+1/ ZQ n X=0X=1 q1 q2 / 0 q1 / 1 q2 q3 / 0 q4 / 0 q3 q3 / 1 q1 / 0 q4 q2 / 1 q3 / 0 化简后的状态表例2：化简如下状态表现态Q n+1/ Z Q n X 1X 2=00 X 1X 2=01 X 1X 2=10 X 1X 2=11a b / 0 c / 0 b / 1 a / 0b e/ 0c / 0 b/ 1d / 1c a / 0 b / 0 c / 1d / 1d c / 1 d / 0 a / 1 b / 0e c / 0 c / 0 c / 1 e / 0e d c b a b c dX X X bc X X ae X X X ✓ ✓ bc ae 等价状态对: {a,e} , {b,c} q 1 = { a ,e } q 2 = { b ,c } q 3 = d Let 现态Q n+1/ Z Q n X 1X 2=00 X 1X 2=01 X 1X 2=10 X 1X 2=11q 1 q 2 / 0 q 2 / 0 q 2 / 1 q 1 / 0q 2 q 1/ 0 q 2 / 0 q 2/ 1 q 3 / 1q 2 q 1 / 0 q 2 / 0 q 2 / 1 q 3 / 1q 3 q 2 / 1 q 3 / 0 q 1 / 1 q 2 / 0q 1 q 2 / 0 q 2 / 0 q 2 / 1 q 1 / 0 现态 Q n+1/ Z Q n X 1X 2=00 X 1X 2=01 X 1X 2=10 X 1X 2=11 q 1 q 2 / 0 q 2 / 0 q 2 / 1 q 1 / 0 q 2 q 1 / 0 q 2 / 0 q 2 / 1 q 3 / 1q 3 q 2 / 1 q 3 / 0 q 1 / 1 q 2 / 0有缘学习更多关注桃报：奉献教育（店铺）或＋谓ｙｇｄ３０７６。

数字逻辑(专科)一、问答( 每题参考分值5分)1、状态表化简。

（1）利用隐含表找等效状态对。

由比较结果得到三个状态等效对（A,C），(B,D)，和(E,F)。

（2）求最大等效类。

最大等效类为{A,C}，{B,D}和{E,F}。

（3）状态合并，得到最简状态表。

令最大等效类{A,C}、{B,D}、{E,F}分别用状态a、b、c表示，并代入表得：2、采用与非门实现逻辑函数F=A+B+C+D解：对F两次求反3、1.用与非门实现逻辑函数F=AD+BC，请直接画出逻辑电路图。

2.用与门和或门实现逻辑函数F=AD+BC，请直接画出逻辑电路图。

3.仅用二输入端与非门实现逻辑函数F=ABC，请直接画出逻辑电路图。

4.某同步时序逻辑电路有一个输入端x，采用2个T触发器实现，用Q2Q1表示状态，已知T2=x⊕Q1，T1=1，请画出逻辑电路图。

4、定义的时序电路状态表为最小状态表，并作状态编码。

状态编码：5、化简。

F=A+CD6、用卡诺图求逻辑函数F(A,B,C,D)=∑m(1,2,5,7,10)+∑d(0,3,8,15)的最简与或表达式。

F=(/B)(/D)+(/A)D7、设计一个组合逻辑电路，该电路输入为两个2位二进制数A2A1和B2B1，输出为这两个数的和S2S1及所产生的进位信号C。

要求列出真值表，写出进位信号C的最小项表达式（采用最小项下标列表简写形式，不写出S2和S1的表达式，不对C的表达式进行化简，不画任何电路图）。

C=∑m(7,10,11,13,14,15)8、用卡诺图法化简下列各式。

解答：9、用与非门设计一个判别电路，判别8421码的十进制的值>=5。

[解]设输入变量为A、B、C、D，输出变量为F，当ABCD>=0101时，F=1；当ABCD<0101时，F=0。

A、B、C、D的取值不可能出现1010~1111，故约束方程为∑Φ(10,11,12,13,14,15)=0由此可列出要设计的电路的真值表：由真值表列出的F的逻辑表达式：F=∑（5，6，7，8，9）+∑Φ（10，11，12，13，14，15）式中∑Φ部分是任意项，可根据化简的需要引入其中的若干项，使逻辑表达式为最简。

大规模在线开放课程MOOC数字电子技术基础主讲人：侯建军教授北京交通大学电子信息工程学院状态化简在进行同步时序逻辑电路设计时，经常需要对原始状态转换图和原始状态转换表进行状态化简。

状态化简能够减少状态数量，从而实现电路系统的各方面优化。

思考：状态化简对电路的成本、功耗、重量、体积、可靠性等方面有哪些影响？状态化简——观察法关键找出等价态。

状态等价的判别方法如下：S n +1/Z nXS n01A B C D B /0C /0E /1C /0D /0A /0E /1A /0E E /1C /0F G /1E /0GF /1E /0必要条件：在输入相同时，输出必须相同，然后看次态是否等价。

（1）次态相同或某些次态和各自的现态相同（2）次态交错如：F 和G ，记为[F ，G ]。

如：B 、E 等价，记为[B ，E ]。

状态化简——观察法S n +1/Z nXS n01A B C D B /0C /0E /1C /0D /0A /0E /1A /0E E /1C /0F G /1E /0GF /1E /0（3）次态互为隐含条件A 、C 等价取决B 、D ，称B 、D 等价是A 、C 等价的隐含条件。

同理，A 、C 等价是B 、D 等价的隐含条件。

A 、C 和B 、D 互为隐含，A 与C 、B 与D 等价即[A ，C ]，[B ，D ]。

由于[B ，E ]，且[B ，D ]，则[D ，E ]，称它们为等价类（相互等价状态的集合）将[B ，D ，E ]称为最大等价类，则有[A ，C ]、[F ，G ]、[B ，D ，E ]。

状态化简——观察法S n +1/Z nXS n01A B C D B /0C /0E /1C /0D /0A /0E /1A /0E E /1C /0F G /1E /0GF /1E /0[A ，C ]、[F ，G ]、[B ，D ，E ]→ A 、F 、BS n +1/Z nXS n 01A B B /0A /0B /1A /0FF /1B /0状态化简小结1. 在进行同步时序逻辑电路设计时，经常需要对原始状态转换图和原始状态转换表进行状态化简。