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第5章时序逻辑电路学习要点5.1 概述数字电子技术的两个重要组成部分：所以时序逻辑电路必须含有具有记忆能力的存储元件，最常用的存储元件是触发器。
在时序逻辑电路中既包含输出信号只取决于输入信号的门电路部分，又包含能实现存储功能的触发器部分。
&Q 时序逻辑电路示意图按照时序逻辑电路中触发器触发方式的不同，时序逻辑电路可以分为:同步时序逻辑电路&Q1Q该电路位为同步时序逻辑电路常用的时序逻辑电路描述方法有方程式、状态表、状态图和时序图。
例时序逻辑电路的输出逻辑表达式。
各触发器输入端的逻辑表达式。
&Q 1Q Q X1K Q==--将驱动方程代入相应触发器的特性方程中，所得到的该触发器的次态方程。
时序逻辑电路状态表00/0000/Z X 1n Q 10n Q +11n Q+0n Q--描述触发器的动态行为，显示了触发器如何根据当前所处的状态对不同的情况做出反应。
当X=1时，“00”、“01”、“10”、“11”这四个状态构成一个循环，称为“主循环”或如果每个无效状态在若干个时钟作用后都能够转入有效状态，进入“有效循环”，那么，称这个电路具有自启动能力；否则电路就不具有自启动能力。
器，并且不具有自启动能力。
--描述在时钟源CP作用下时序逻辑电路的状态及输出随输入和时间变化的波形，通常指有效循环的波形图。
作用下，各个触发器状态的变化情况。
5.2 时序逻辑电路的分析电路图同步时序逻辑5.2.2 同步时序逻辑电路分析举例例1 分析图示电路实现的逻辑功能。
各触发器初始状态为0。
Q 0Q 1Q 1Q 即各触发器的输入逻辑表达式：n Q Q 01=）输出方程：n QZ 0=（3）把驱动方程代入D 触发器的特征方程得状态方程：1n Q D +=10n n QQ+=n n n n n QQ Q Q Q10111+=+信号的作下，各触发可以看到，电路在时钟脉冲的作用下，每经过4个CP，电路状态循环一次，并且按照“11”、“10”、“01”、“00”降序排列。
异步时序逻辑电路的设计步骤
异步时序逻辑电路的设计步骤如下：
1. 定义问题：明确电路的功能和需求。
确定输入和输出信号的定义，以及电路应对不同输入信号的输出期望。
2. 状态图设计：根据问题的定义，设计状态转换图。
状态转换图描述了电路的不同状态以及在不同输入信号下的状态转换。
3. 状态表设计：将状态转换图转化为状态表。
状态表列出了电路的不同状态、输入信号和对应的下一个状态。
4. 确定逻辑功能：根据状态表，确定电路在不同状态和输入信号下的逻辑功能。
可以使用布尔代数和逻辑门来实现逻辑功能。
5. 电路设计：将逻辑功能转化为电路结构。
可以使用逻辑门、触发器和其他组合逻辑电路元件来实现电路的逻辑功能。
6. 时序分析：分析电路的时序特性，包括时钟信号的频率和占空比，以及不同信号之间的时间关系。
7. 时序优化：优化电路的时序响应，提高电路的性能和稳定性。
8. 时序验证：通过仿真和验证技术，验证电路的时序行为是否符合设计要求。
9. 物理布局：根据电路的结构和尺寸，进行电路的物理布局设
计。
10. 电路实现：将物理布局转化为实际的电路实现。
可以使用FPGA、ASIC等技术来实现电路。
11. 确认功能：通过测试和验证，确认电路的功能是否满足设
计要求。
12. 优化和调整：根据测试结果，对电路进行优化和调整，提
高电路的性能和稳定性。
13. 文档记录：对电路的设计过程和结果进行文档记录，包括
设计文档、测试报告等。
以上是异步时序逻辑电路的设计步骤，根据具体的问题和要求，可能会有所不同。
5章课后习题解答5.1 一同步时序电路如图题5.1所示，设各触发器的起始状态均为0态。
(1) 作出电路的状态转换表；(2) 画出电路的状态图；(3) 画出CP作用下各Q的波形图；(4) 说明电路的逻辑功能。
[解] (1) 状态转换表见表解 5.1。
(2) 状态转换图如图解5.1(1)。
(3) 波形图见图解5.1(2)。
(4) 由状态转换图可看出该电路为同步8进制加法计数器。
5.2 由JK FF构成的电路如图题5.2所示。
(1) 若Q2Q1Q0作为码组输出，该电路实现何种功能?(2) 若仅由Q2输出，它又为何种功能?[解] (1) 由图可见，电路由三个主从JK触发器构成。
各触发器的J，K均固定接1，且为异步连接，故均实现T＇触发器功能，即二进制计数，故三个触发器一起构成8进制计数。
当Q2Q1Q0作为码组输出时，该电路实现异步8进制计数功能。
(2) 若仅由Q2端输出，则它实现8分频功能。
图题5.1图题5.2000 001 010 011111 110 101 100QQQ12CPQQ1Q2(1) (2)图解 5.1CP210n n nQ Q Q+1+1+1210n n nQ Q Q12345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 05.3 试分析图题5.3所示电路的逻辑功能。
[解] (1) 驱动程式和时钟方程02nJ Q =，01K =；0CP CP = 111J K ==；01CP Q =210n nJ Q Q =，21K =；2CP CP = (2) 将驱动方程代入特性方程得状态方程0+1000020 ()n n n n nQ J Q K Q Q Q CP =+=+1111 ()n n Q Q CP =+12210 ()n n n n Q Q Q Q CP =(3) 根据状态方程列出状态转换真值表(4) 作状态转换图(5) 逻辑功能：由状态转换图可见该电路为异步5进制计数器。
5 . 1 异步时序逻辑电路模型（一）异步时序逻辑电路的分类异步时序电路可以从不同的角度进行分类。
1•冲异步时序电路和电平异步时序电路输入信号有脉冲信号和电平信号两种。
所谓电平信号是以电平的高低来表示信号；而脉冲信号是以脉冲的有无来表示信号。
根据输入信号的不同，异步时序电路又分脉脉冲时序电路和电平异步时序电路两种。
如果加到异步时序电路的输入为脉冲，则称为脉冲异步时序电路；反之，如果输入信号为电平.则称为电平异步时序电路。
2.米勒电路和莫尔电路根据输出与输入的不同关系，异步时序电路有米勒电路和莫尔电路两种类型。
假如电路的输出状态不仅与输入状态有关，还与二次状态有关，这样的异步时序电路称米勒电路；如果电路的输出状态仅与二次状态有关，而与输入状态无关，这样的异步时序电路称为莫尔电路。
（二）异步时序逻辑电路的一般结构异步时序电路由组合电路和存储电路两部分组成。
脉冲异步时序电路的存储电路常采用触发器，它可以是时钟控制触发器，也可以是基本R-S触发器。
在使用时钟控制触发器时，触发器不被统一的时钟脉冲同步，每个触发器的时钟端作为一个独立的输入端。
电平异步时序电路的存储电路采用延迟元件，它可以是外加的延迟元件，也可以利用反馈回路的附加延迟。
脉冲异步时序电路与同步时序电路的主要差别是电路的状态改变方式不同，前者在输入信号的控制下改变状态，而后者却在同一时钟脉冲控制下改变状态。
这一差别导致了脉冲异步时序电路和同步时序电路在分析和设计方法上都有若干差别。
一、5 . 2 脉冲异步时序逻辑电路脉冲异步时序电路状态的改变直接依赖于输入脉冲，即每来一个输入脉冲，电路状态发生一次变化。
由于触发器没有公共的时钟脉冲来同步，电路状态的转换将不可预测。
为了使脉冲异步时序电路可靠工作，对脉冲异步时序电路的输入信号应作如下规定：（1）不允许在两个（或两个以上）输入端同时加输入脉冲；（2）第二个输入脉冲的到来，必须在第一个输入脉冲所引起的整个电路的响应完全结束之后。
异步时序电路
异步时序电路是一种按照信号变化而变化的电路，是指在信号变化之后，电路内部切换状态的动作和电路变化之间没有固定的时间关系，只是
受控于信号的概念。
异步时序电路是电子电路中的一种经典的逻辑运算电路，结构比较简单，节省 special circuit，通过几个简单的门逻辑电路，可以实现复杂的功能。
异步时序电路的特性是不必要的同步设备，它的应
用非常广泛，可以应用于各种计算机系统，如中央处理器、控制器等。
异
步时序电路大大提高了处理机的处理速度，缩短了处理机的响应时间，因此，异步时序电路在计算机上发挥着重要的作用。
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
