基于FPGA的8位十进制数字频率计设计

8位十进制频率计1 实验目的设计8位十进制频率计，学习较复杂的数字系统设计方法；学习verilog HDL编程的使用。

2 实验内容被测信号从freg_input引脚（FPGA的13脚）输入，经过检查后测得的频率值用数码管1~8显示。

3 实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号；1S计数结束后，计数值锁入锁存器，并将下一测频计数周期作准备的计数器清零。

计数器在这里是由8个十进制计数器级联组成。

4 实验程序顶层文件：module freqtest(clk,freq_input,dig,seg,test);input clk,freq_input;output[7:0]dig,seg;output[9:0]test;reg[25:0]counter;reg[31:0]freq_result;wire[31:0]pre_freq;reg rst;wire divide_c lk; //1HZ闸门信号wire clk_scan;wire cout1,cout2,cout3,cout4,cout5,cout6,cout7;assign clk_scan=counter[15];assign test=counter[9:0];always @(posedge clk)beginif(divide_clk)counter<=26'd0;elsecounter<=counter+1'b1;endassign divide_clk=(counter>=26'd4*******);always @(posedge clk)beginif(divide_clk)freq_result<=pre_freq;endalways @(posedge clk)beginif(divide_clk)rst<=1'b1;elserst<=1'b0;endcnt101 u1(freq_input,rst,1'b1,cout1,pre_freq[3:0]);cnt102 u2(freq_input,rst,cout1,cout2,pre_freq[7:4]);cnt102 u3(freq_input,rst,cout2,cout3,pre_freq[11:8]);cnt102 u4(freq_input,rst,cout3,cout4,pre_freq[15:12]);cnt102 u5(freq_input,rst,cout4,cout5,pre_freq[19:16]);cnt102 u6(freq_input,rst,cout5,cout6,pre_freq[23:20]);cnt102 u7(freq_input,rst,cout6,cout7,pre_freq[27:24]);cnt102 u8(.clk(freq_input),.rst(rst),.cin(cout7),.cout(),.dout(pre_freq[31:28]));scan_led u9(clk_scan,freq_result,dig,seg);endmodule10进制计数模块：module cnt101(clk,rst,cin,cout,dout);input clk,cin,rst;output cout;output [3:0]dout;reg[3:0]sum;reg cout;always @(posedge clk or negedge rst)if(!rst)begincout=1'b0;sum=4'd0;endelseif(sum==4'd9)begincout=~cout;sum=4'd0;endelsesum=sum+1'b1;assign dout=sum;endmodulemodule cnt102(clk,rst,cin,cout,dout);input clk,cin,rst;output cout;output [3:0]dout;reg[3:0]sum;reg cout;always @(cin)beginif(!rst)beginsum=4'd0;endelseif(sum==4'd9)begincout=~cout;sum=4'd0;endelsesum=sum+1'b1;endassign dout=sum;endmodule数码管扫描显示模块：module scan_led(clk_1k,d,dig,seg); input clk_1k;input[31:0]d;output[7:0]dig,seg;reg[7:0]seg_r,dig_r;reg[3:0]disp_dat;reg[2:0]count;assign dig=dig_r;assign seg=seg_r;always @(posedge clk_1k)begincount<=count+1'b1;endalways @(posedge clk_1k)begincase(count)3'd0:disp_dat=d[31:28];3'd1:disp_dat=d[27:24];3'd2:disp_dat=d[23:20];3'd3:disp_dat=d[19:16];3'd4:disp_dat=d[15:12];3'd5:disp_dat=d[11:8];3'd6:disp_dat=d[7:4];3'd7:disp_dat=d[3:0];case(count)3'd0:dig_r=8'b01111111;3'd1:dig_r=8'b10111111;3'd2:dig_r=8'b11011111;3'd3:dig_r=8'b11101111;3'd4:dig_r=8'b11110111;3'd5:dig_r=8'b11111011;3'd6:dig_r=8'b11111101;3'd7:dig_r=8'b11111110;endcaseendalways @(disp_dat)begincase(disp_dat)4'h0:seg_r = 8'hc0; //显示0 4'h1:seg_r = 8'hf9; //显示14'h2:seg_r = 8'ha4; //显示24'h3:seg_r = 8'hb0; //显示34'h4:seg_r = 8'h99; //显示44'h5:seg_r = 8'h92; //显示54'h6:seg_r = 8'h82; //显示64'h7:seg_r = 8'hf8; //显示74'h8:seg_r = 8'h80; //显示84'h9:seg_r = 8'h90; //显示94'ha:seg_r = 8'h88; //显示a4'hb:seg_r = 8'h83; //显示b4'hc:seg_r = 8'hc6; //显示c4'hd:seg_r = 8'ha1; //显示d4'he:seg_r = 8'h86; //显示e4'hf:seg_r = 8'h8e; //显示fendcaseendendmodule。

一、题目：基于FPGA的直接测频法设计8位数字频率计二、设计目的和要求：（一）设计目的：采用直接测频法实现8位数字频率计。

（二）设计要求：1.采用FPGA直接测频/测周法实现2.掌握四种整合方式3.用VHDL语言在Maxplux2上实现三、设计原理和相关知识(一) 设计原理：把频率信号经脉冲形成电路后加到闸门相对一个输入端，只有在闸门开通的T（以秒计）内，计数脉冲被送到计数器进行计数。

计数值为N，有频率定义可以计算得到被测信号频率为：F=N/T(二) 测频法原理图：数字频率计系统组成框图四、设计方案和设计内容（一）数字频率计底层模块设计1.频率计测频控制器模块模块分析：闸门信号上升沿，打开计数器开始计数，直到产生下降沿。

在闸门信号下降沿处产生一个上升沿作为控制时钟信号，将输入端计数结果锁存到输出端。

在闸门信号低电平期间输出一个清零信号是计数器清零，准备下一次计数。

testen使能控制端口高电平期间控制计数器进行计数clr_cnt计数器清零控制信号为1时进行清零load 锁存控制信号，上升沿进行锁存程序：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;entity testct1 isport(clk: in std_logic;testen: out std_logic;clr_cnt:out std_logic;load:out std_logic);end entity;architecture a of testct1 issignal div2clk:std_logic;beginprocess(clk)beginif clk'event and clk='1' thendiv2clk<=not div2clk;end if;end process;process(clk,div2clk)beginif clk='0' and div2clk='0' thenclr_cnt<='1';else clr_cnt<='0';end if;load<=not div2clk;testen<=div2clk;end process;end a;模块图：仿真结果：2.计数器模块模块分析：使能端ena置高电平有效，进行计数，使能端ena置低电平停止计数保留原数值，置高电平继续计数。

目录一、设计目的 (2)二、设计要求 (2)三、设计思路 (3)四、设计原理 (3)五、设计仿真 (3)六、实验现象 (4)七、设计源码 (4)八、总结 (9)参考书目 (9)引言数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。

随着现场可编程阵列FPGA的应用,以EDA 工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。

一、课程设计目的1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。

2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。

通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。

3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。

二、课程设计要求1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。

所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。

2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。

3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。

4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。

5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。

6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备三、课程设计思路频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。

数字系统设计与VHDL课程设计任务书一、题目：基于FPGA的八位十进制数字频率计的设计与仿真二、主要内容本次设计是运用FPGA（现场可编程门阵列）芯片来实现一个八位十进制数字频率计，输入信号频率通过数码管来显示。

设计中采用Verilog HDL语言编程，运用QUARTUS Ⅱ软件实现。

三、基本要求1. 查阅相关原始资料，书写文献综述，英文资料翻译。

2. 理解相关的资料，确定系统功能、性能指标，选择系统组成方案。

3. 选择系统方案，运用Verilog HDL编程，采用QUARTUS Ⅱ集成开发环境进行编辑、综合测试，并进行引脚锁定。

4. 采用MagicSOPC实验开发平台，以FPGA为核心器件，主控芯片为EP2C35F672C8器件并下载到试验箱中进行验证，最终实现所需的八位十进制数字频率计，并在数码管上显示。

5. 撰写研究报告及结果分析，书写课程设计论文。

四、时间安排五、教材及参考书[1] 潘松, 王国栋. VHDL实用教程[M].西安:电子科技大学出版社，2007.[2] 黄智伟. FPGA系统设计与实践[M].北京:电子工业出版社,2005.[3] 包明. 赵明富.EDA技术与数字系统设计[M].北京:北京航空航天大学出版社,2001.[4] 莫琳，基于FPGA的频率计的设计与实现[J].现代电子技术,2004[5] EDA修改稿基于FPGA的八位十进制数字频率计学生姓名：学院：专业班级：专业课程：指导教师：2014 年6 月15 日一、系统设计1.系统设计要求（1）频率测量范围：1-99.999999MHZ。

（2）测量误差<5%。

2.方案设计使用现场可编程逻辑器件（FPGA）制作，利用Verilog HDL硬件描述语言编程进行控制，然后下载烧写实现。

对于八位十进制数字频率计的设计,本方案采用的是现场可编程逻辑器件来实现, 它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度，还可以用软件QuartusⅡ软件进行仿真和调试等，可以充分利用verilog HDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易。

8位十进制频率计的设计1.设计原理频率计的设计原理基于信号计数和数码显示。

通过对输入信号进行计数，并将计数结果转换为十进制形式进行显示，从而实现对频率的测量。

2.电路构成输入电路负责对输入信号进行放大、滤波和适配等处理，以保证输入信号的准确性和稳定性。

计数电路负责对输入信号进行计数和计数结果的存储。

显示电路负责将计数结果转换为十进制形式，并驱动数码显示器进行显示。

控制电路负责对电路的各个模块进行协调控制和时序控制。

3.工作过程当输入信号到达频率计时，输入电路将信号进行处理，并传递给计数电路。

计数电路对输入信号进行计数，并将计数结果存储在计数寄存器中。

当达到指定的计数时间后，控制电路将计数寄存器中的数值传递给显示电路。

显示电路将计数结果进行解码转换，并驱动数码显示器进行显示。

4.性能优化为了提高8位十进制频率计的性能和精度，可以采取以下几种优化措施。

a)输入电路的设计应具有较高的增益和较好的滤波特性，以保证输入信号的准确性和稳定性。

b)计数电路的设计应具有较高的计数速度和较大的计数范围，以适应不同频率信号的计数需求。

c)显示电路的设计应具有较高的解码精度和较好的驱动能力，以保证数码显示器的准确显示。

d)时序控制应合理设计，以保证各个模块之间的协调和同步，避免时序冲突和干扰。

e)程序算法的优化也是提高频率计性能的关键，可以通过优化计数算法和数据处理方式等方面来提高系统的效率和响应速度。

总之，8位十进制频率计的设计需要考虑输入电路、计数电路、显示电路和控制电路等多个方面的因素，同时还需要合理优化和调整各个模块的设计和工作方式，以提高频率计的性能和精度。

EDA期末考试设计报告设计题目：8位十进制显示数字频率计(带周期测量) 学校：梧州学院系别：电子信息工程系班别：09电本2班姓名：陈迪学号：5组员：刘芸云王缉俭指导老师：黄玉健一、设计内容：8位十进制显示数字频率计(带周期测量)。

二、设计目的与要求：1、设计电路实现测量1~Hz方波信号的频率以及其周期，并以十进制的方式显示。

2、要求其数值用七段LED数码管或液晶屏显示。

3、在实验系统上硬件测试，验证此设计的功能。

4、画出实体图，设计原理图，要求用Protel设计出具体的电路原理图。

三、设计原理：8位十进制显示数字频率计（带周期测量）是由8位十进制频率计、8位十进制周期测量器和带锁存功能的64选32数据选择器构成。

频率计基准信号采用8Hz的方波信号，而周期测量采用基准信号为50MHz的方波信号。

其中，频率计和周期测量由相同的32位数据锁存器和8位十进制计数器及不同的测频控制电路构成。

为使电路设计更加简单快捷，且方便阅读与理解，本电路使采用模块化的设计思想，先由VHDL源程序对各个模块进行独立编写、测试，然后封装，再用原理图方式进行连接、整合与波形和硬件仿真。

例如将用CLOCK5、CLOCK2输入标准频率，CLOCK0输入被测频，用数码管显示频率和周期。

Protel 设计原理图：11223344DDCCBBA ADig0Dig0Dig0Dig0Dig0Dig0Dig0Dig064选32数据选择器测频控制(频率)8位十进制计数器32位数据锁存器A32位数据锁存器B测频控制（周期）8位十进制计数器FCLKFINSENPCLK选通信号锁存信号8Hz 标准信号50MHz 标准信号测试信号32位数据32位数据32位数据32位数据32位数据锁存信号锁存信号清零信号清零信号使能信号使能信号选通灯锁存灯7段数码管显示8位十进制频率计（带测周期）09电本2本 陈迪 刘芸云 王缉俭1、频率测量的基本原理：根据频率的定义，若某一信号在T时间内重复变化N次，则可知该信号的频率为：f =N/T 对此可采用数字逻辑电路中的门电路来实现，如图：在与门端加入被测信号，另一端加宽度为T1的控制信号（称闸门信号），输出端仅能在T1时间内有波形的出现，然后送入计数器计数，得N*T2=T1所以f =N/T1。

基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。

数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。

在这些应用中，精确、高速的频率测量常常是至关重要的。

而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。

本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。

一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。

在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。

1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。

这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。

1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。

还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。

二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。

通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。

2.2 计数器设计频率计最关键的部分就是计数器的设计。

在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。

2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。

在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。

三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。

1. 实验目的设计8位十进制频率计，学习较复杂的数字系统设计方法。

学习VHDL编码例花语句的使用。

2. 实验内容在SmartSOPC试验箱上实现8位十进制频率计的设计，被测信号从freq_input引脚（FPGA的13脚位于QuickSOPC核心板的左上角）输入，经过检测后测得的频率值用数码管1~8显示。

被测的频率信号由测频内部产生并输出到外部引脚，其频率对应关系图表 3.12所示。

引脚频率值/Hz 引脚频率值/Hz20 24000000 42 75000021 12000000 43 37500023 6000000 44 18750039 3000000 45 9375041 1500000 46 46875 3. 实验原理跟据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器，并为下一测频率计数周期做准备的计数器清零。

计数器在这里是由8个十进制数器级连组成，如图3.58所示是频率计的计数结构图，从图中可以看出十进制模块之间是由进位链级连而成的。

图3.58频率计计数器结构图4. 实验步骤1．启动QuartusⅡ建立一个空白工程，然后命名为PLJ 。

2．源程序文件命名为PLJ，并选择器件为Altera公司Cyclone系列的EPIC12Q240C8芯片，如图1—1图1—13．新建VHDL源程序文件，输入程序代码并保存。

再进行综合编译，若发现编译过程中有错误，则找出并更正错误，直到编译成功为止。

如图1—2（1）就表示编译成功了（warings可以不考虑）。

图1—2(1)4．对引脚进行锁定。

通过选择[Assignments]下的[pins]。

分配好管脚如图1—3所示。

图1—35．将未使用的管脚设置为三输入。

以防止损坏芯片如图1—4所示。

图1—46.拿出Altera ByteBlasterⅡ下载电缆，并将此电缆的两端分别接到PC机的打印机并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中。

FPGA课程设计---基于RAM的十口8位计数器西安邮电学院FPGA课程设计报告题目：基于RAM的十口8位计数器院系：通信与信息工程学院专业班级：电科0902班学生姓名：赵荷导师姓名：刘正涛起止时间： 2012-9-10 至 2012-9-21年月日FPGA课程设计报告提纲1．任务用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为1~10，时钟频率为1MHz，计数器计数频率为1Hz。

用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管（或led）作为选择计数器的计数值输出。

2．目的采用RAM实现计数器及FPGA功能验证3．使用环境(软件/硬件环境，设备等)前仿modelsim 6.1f后仿Quartus II 10.14．FPGA课程设计详细内容4.1 技术规范功能：1．先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。

2. 由开始键开始计数，暂停键暂停计数并同时存入RAM中以选定的存储单元。

3. 双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端口。

4.系统工作流程：切换端口读出数据开始计数暂停计数存入数据计数流程5．切换端口 读出数 七段显示译码器译码输出到数码管显示读取结果输出流程6． 分频：1Hz 的秒计时频率，用来进行秒计时；4.2 设计方案信号定义：Clk_50MHzclk_1Hzreset clk_1MHz分频：1Hz 的秒计时频率，用来进行秒计时分频：时钟信号clk_50MHz ； 分频信号 clk_1Hz ； 分频信号 clk_1MHz ； clkclk_1hz dout [7:0] din[7:0] start 切换端口 读出数据 开始计数 暂停计数存入数据计数：开始计数 start计数器复位 reset ；计数输出 din[7:0]； 计数置数 add ；分频模块计数模块 由RAM 读出初值dout七段显示译码器dout显示模块RAM ：10×8的RAM 存储阵列10个字每个子8位输入端 输入地址 wr_address [3:0]； 输入数据 din[7:0]；上升沿有效写入信号 wr ；输出端 输出地址rd_address[3:0]； 输出数据 dout[7:0]； 上升沿有效读信号 rd ；端口 I/O功能rd I读使能，高电平有效；系统使能工作，将din 数据写入ram 的存储单元中 wr O写使能，高电平有效；将ram 存储单元中的数据读出dout. Wr_address[3:0] I写地址din[7:0] I 数据输入口，内部接口 dout[7:0]O数据输出，内部数据传送wr [7:0]dinclk10×8RAM 计数dout[7:[3:0]wr_ard [3:0]rd_are sta add 数reset I 复位端，时钟下降沿有效 add I计数器置数端startI开始/暂停键,高电平开始，低电平暂停 Rd_address[3:0]I 读地址rd_clk I 读时钟，下降沿触发 wr_clk I写时钟，上升沿触发ain[3:0] Ram 存储单元 0001 0000_0001 0010 0000_0010 0011 0000_0011 0100 0000_0100 0101 0000_0101 0110 0000_0110 0111 0000_0111 1000 0000_1000 1001 0000_1001 1010 0000_1010分频clk_1计数控制控制模块：开始、暂停、返回初值，clkRAM 输入/输出stE 置数数码管（或led ）显示模块4.3 功能验证方案（1）验证对象及目的本验证方案将描述对双端口RAM计数器的验证。