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第七章双极型逻辑集成电路优秀课件

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双极型逻辑集成电路幻灯片

双极型逻辑集成电路幻灯片

• V电t=荷K量T/q（等效热电压）波尔兹曼常数、绝对温度、电子
（1）集成双极晶体管的有源寄生效应
▪ 简化EM模型：
• PN结正偏工作时，VF>0，（eVF/Vt-1）≈eVF/Vt
• PN界反偏时，VR<0，（eVR/Vt-1）≈-1
• 在电流叠加时只计算eVF/Vt项，可以忽略反偏电流，当全部
n+ P基区 n n+掩埋层
（1）
n+
Hale Waihona Puke p+隔离区
p-衬底
p+
n+ p+
n
隔离区
n+掩埋层
2.1.1集成晶体管与分立晶体管的区别
B(E-P) PNP
E(N+) NPN B
C(B-N)
E
N+
P
N
C
N+
p
S(C-P)
S
端电流关系式：IE=IB+IC+IS
2.1.2理想本征集成双极型晶体管
▪ 埃伯斯-莫尔（EM）模型（1954年Ebers和Moll提
《半导体集成电路》中10页图2-2
发射极串联电阻res
发射极串联电阻由发射极金属和硅的接触电阻 与发射区的体电阻
res= re,m + re,b re,m = RC/SE
RC：硅与发射极金属的欧姆接触系数（可查表） SE：发射极接触孔的面积
IF
)
I
R
0
IE IF αRIR
I B 1 α F I F 1 α R I R I C α F I F 1 α SF I R
I S α SF I R
接着上面公式推导

双极型集成电路PPT课件

双极型集成电路PPT课件

2021/1/3
29
电路的特点是：
➢ 输入级：当输出端由低电平转向
R1
R2
R4 VCC
高电平时，也就是T1由正向导通转
向反向导通、T2由截止转向导通的 A
过程，在此过程中T1可反抽T2基区 中的过剩载流子，使电路的平均传 输延迟时间tpd下降，从而提高了
C2
T4
T1
T2
D1
E2
R3
D2 Y
T5
电路的工作速度。
2021/1/3
t t
25
• 平均传输延迟时间tpd
导通延迟时间tPHL ：输入波形上升沿的50%幅值处到 输出波形下降沿50% 幅值处所需要的时间，
截止延迟时间tPLH：从输 入波形下降沿50% 幅值
处到输出波形上升沿
50% 幅值处所需要的时
间，
平均传输延迟时间tpd：
t
pdt
P
LHt 2
P
HL
1.4V B1
A B C
VOH=5V
IC1 B2
0.7V
IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA ∴ IB2≈0.9mA
T2管的发射结正偏 1）集电结反偏,工作在正向工作区 2)集电结正偏，则工作在饱和区
14
假设T2管工作在正向放大区
IB2≈0.9mA ßF=20
IC2=ßFIB2=18mA
高噪声容限
NML=VIL(max)-VOL(max) 噪声
低噪声容限
有效低电平输出
VOL(max)
2021/1/3
VOL(max)<VIL(max) VIH(min)<VOH(min)
噪声幅值< VIL(max)V噪O声L(m幅ax)值< VOH(min)-VIH(min)

第七章双极型逻辑集成电路

第七章双极型逻辑集成电路

Vo
4 单位:V
VDD
3
VOHmin VOLmax
VNMHmax VNMLmax
VIHmin VILmax
2 1
0 VO0L.4
Vi
0.8 VOH
VSS
VNML VNMH
7.1.1 两管单元TTL与非门
4. 瞬态特性
截止过程：
由于多射极晶体管T1的反抽作 用，T2迅速截止，输出电平上 升速度主要取决于IR2和负载电 容的大小。一般速度较快。
C
T4
如VA = VIL, T1发射结必 然导通，导通后T1的基
R3
极电位被钳在
VB1= VIL+ VON=0.9V
7.1.3 四管单元TTL与非门
VCC
因此T2的发射结不
会导通。由于T1的集电
T2 D F T1
T4
极 B-C回结路反电向阻电是阻R之2和和T，2的 阻 作值 在非 深常 饱大 和，区,因而T1工 VCE(sat)=0V。 T2截至， Vc2为高电平，VE2为低
A
T2
（加快截止，对导通不利）
B
T1
T3
C
R3
扇出能力差，速度慢， 容性负载能力差
7.1.2 三管单元TTL与非门
3.常用单元电路形式
图(b)三输管出单高元电仍平没被能箝被位以降单低块输集出成的电逻路辑形摆式幅应用 图到大(c市规RR)将==场模0∞二时， 集时极,而 成，T管3是 电属不D常路于饱改作中O和为C简。，电门化速阻，逻度R速辑。快度单，慢元但，电低低路电电被平平应驱驱用动动在差强中。。
T2 截止
输出高电平
V OH = V CC - R2 I OH
7.1.1 两管单元TTL与非门 2. 电压传输特性

双极型集成电路PPT课件

双极型集成电路PPT课件
28
第28页/共55页
氧化硅层的主要作用
• 在MOS电路中作为MOS器件的绝缘 栅介质，器件的组成部分
• 扩散时的掩蔽层，离子注入的(有时 与光刻胶、Si3N4层一起使用)阻挡层
• 作为集成电路的隔离介质材料
• 作为电容器的绝缘介质材料
• 作为多层金属互连层之间的介质材料
• 作为对器件和电路进行钝化的钝化层 材料
• 掺杂：
• 离子注入
退火
• 扩散
• 制膜：
• 氧化：干氧氧化、湿氧氧化等 • CVD：APCVD、LPCVD、PECVD • PVD：蒸发、溅射
44
第44页/共55页
补充1：接触与互连
蒸发或溅射 →芯片表面形成金属膜 →光刻和腐蚀 →连线
• 集成电路中的互连线一般采用金属（铝、铜），
有时也用多晶硅（电阻率较高）。 • Al是目前集成电路工艺中最常用的金属互连材
29
第29页/共55页
SiO2的制备方法
• 热氧化法
• 干氧氧化
• 水蒸汽氧化
• 湿氧氧化
• 干氧－湿氧－干氧(简称干湿干)氧化 法
• 氢氧合成氧化
• 化学气相淀积法 第30页/共55页
30
进行干氧和湿氧氧化的氧化炉示意图
31
第31页/共55页
32
第32页/共55页
2、化学气相淀积(CVD)
• 退火方式： • 炉退火 • 快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光 源(如卤光灯、电弧灯、石墨加热器、红外设备等)
27
第27页/共55页
三、制膜 1、氧化工艺
• 氧化：制备SiO2层
• SiO2的性质及其作用
SiO2是一种十分理想的电绝 缘材料，它的化学性质非常

高中物理选修课件逻辑电路与集成电路

高中物理选修课件逻辑电路与集成电路

组合逻辑电路设计实例
设计步骤与原则
阐述组合逻辑电路设计的步骤和 原则，包括需求分析、逻辑设计
、电路实现等。
设计实例分析
通过具体的设计实例，分析组合 逻辑电路的设计过程，包括逻辑 函数的建立、化简、电路实现及
功能验证等。
设计中的注意事项
介绍在组合逻辑电路设计中需要 注意的问题，如避免竞争冒险、
考虑电路的可靠性等。
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路的输出仅与当前输入信号有关，而时序逻辑电路的输出不仅与当前输入信号 有关，还与电路原来的状态有关。
常见时序逻辑器件功能介绍
触发器（Flip-Flop）
触发器是时序逻辑电路的基本单元，具有两个稳定状态，并可根据输入信号在两个状态之间进行转换。常见的触发器 有RS触发器、JK触发器、D触发器和T触发器等。
04
时序逻辑电路分析与设计
Chapter
时序逻辑电路基本概念及工作原理
时序逻辑电路定义
时序逻辑电路是一种具有记忆功能的逻辑电路，其输出状态不仅与当前输入信号有关，还 与电路原来的状态有关。
工作原理
时序逻辑电路通过存储电路中的状态信息，实现对输入信号的响应。当输入信号发生变化 时，电路会根据存储的状态信息和输入信号进行逻辑运算，并更新输出状态。
实现逻辑“非”运算，输入为1时输出为0，输入为0时输出为1。
复合门电路设计与实现
1 2
与非门（NAND gate）
由与门和非门组合而成，实现逻辑“与非”运算 。
或非门（NOR gate）
由或门和非门组合而成，实现逻辑“或非”运算 。
3Leabharlann 异或门（XOR gate）
实现逻辑“异或”运算，当输入不同时输出为1 ，输入相同时输出为0。

半导体集成电路_0双极型集成电路教材

半导体集成电路_0双极型集成电路教材
VCC
VOL=0.3V VB1 =VBE1+VOL =0.3V+0.7V =1V VB1被嵌位在1V IB1=(VCC-1V)/R1 =5V-1V/4K=1mA
A B C
R1
4K
B1
R2
4K
IOH
1V
B2
IC1 0.4V
VOL=0.3V
T2管截止,
VOH=VCC-IOHR2
输出高电平时电路供给负载门的电流
半导体 集成电路
2019/4/21 1
1. 简易TTL逻辑门 2.四管单元TTL逻辑门
3.五管单元TTL逻辑门
2019/4/21
2
(正偏)
E
B npn
VBC
饱和区
(正偏)
反向工作区
(反偏) (反偏)
VBE
C
截止区
正向工作区
正向工作区 IB IE
反向工作区 IB IE
饱和工作区
截止区
C B
VCES
2019/4/21
4
两管单元TTL与非门工作原理
VCC VCC R1 B1
A B C
R1
4K
B1
R2
4K
4K
R2
4K
VO
B2 T1
T2
A B C
几个假设： 1.发射极正向压降，当晶体管正向工作时，取VbeF=0.7V，而当晶体管饱和时， 取VbeS=0.7V. 2.集电结正向饱和压降，取VbcF=0.6~0.7V。 3.晶体管饱和压降，当T1管深饱和时，因Ic几乎为零，取VceS＝0.1V，其余管子取 VceS＝0.3V
2019/4/21
T2管饱和，T2管的饱和电压VCES=0.3V

第七章 MOS管模拟集成电路设计基础

第七章 MOS管模拟集成电路设计基础

2. 以多晶硅作为下极板的MOS电容器 以多晶硅作电容器下极板所构造的MOS电容器是无极性电
容器，如下图所示。这种电容器通常位于场区，多晶硅下极板 与衬底之间的寄生电容比较小。
（a）金属做上极板 （b）多晶硅做上极板 图7.2.3 多晶硅为下极板的MOS电容器结构
3.薄膜电容器 在某些电路中，需用较大的电容或对电容有某些特殊要求，
7.2 MOS模拟集成电路中的基本元器件
7.2.1 模拟集成电路中电阻器----无源电阻和有源电阻
1. 掺杂半导体电阻 (1)扩散电阻
所谓扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。 这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍 差。 (2)离子注入电阻
同样是掺杂工艺，由于离子注入工艺可以精确地控制掺杂 浓度和注入的深度，并且横向扩散小，因此，采用离子注入方 式形成的电阻的阻值容易控制，精度较高。
社，2004年5月（21世纪高等学校电子信息类教材）.
第七章 MOS管模拟集成电路设计基础 7.1 引言
1、采用数字系统实现模拟信号处理 现实世界中的各种信号量通常都是以模拟信号的形式出现
的，设计一个电路系统的基本要求，就是采集与实现系统功能 相关的模拟信号，按系统的功能要求对采集的信号进行处理， 并输出需要的信号（通常也是模拟量）。
1、电流偏置电路
在模拟集成电路中，电流偏置电路的基本形式是电流
镜。所谓的电流镜是由两个
或多个并联的相关电流
支路组成，各支路的电
流依据一定的器件比例
关系而成比例。
Hale Waihona Puke 1) NMOS基本电流镜NMOS基本电流镜
由两个NMOS晶体管组 成，如图7.3.1所示。
图7.3.1 NMOS基本电流镜

逻辑门电路PPT课件

逻辑门电路PPT课件
集成电路
IC（Integrated Circuits）：将元、器件制作在同一硅片上， 以实现电路的某些功能。 SSI（Small-Scale Integration）： 10个门电路。 MSI（Medium-Scale Integration）：10~100个门电路。 LSI（Large-Scale Integration）：1000~10000个门电路。 VLSI（Very Large-Scale Integration）： 10000个门电路。
VT5
集成门电路——TTL与非门电路
可以线与的TTL门电路
TSL门电路除正常输入端A、B，输出端F外，增加了控制端口C，
C=1，电路完成正常与非功能；C=0时，输出端对地呈现高阻状态。
将C称为控制端或使能端。三态门的基本用途是在数字系统中构成
总线(Bus)。
a.单向总线。
b.双向总线。
G1
G1
总线
单极型集成逻辑门电路：集成逻辑门是以单极型晶体管（只有一 种极性的载流子：电子或空穴）为基础的。目前应用得最广泛的 是金属—氧化物—半导体场效应管逻辑电路（Metal Oxide Semiconductor, MOS）。
集成门电路——概 述
衡量门电路的性能指标
1.传输延迟时间（Transmission Delay Time） 2.功耗（Power Dissipation） 3.逻辑电平（Logic Level） 4.阈值电压（Threshold Voltage） 5.噪声容限（Noise Margin） 6.扇入（Fan—In），扇出(Fan—Out) 7.工作温度范围（Operating Temperature Range）
集成门电路——TTL与非门电路
半导体器件开关特性及分立元器件门电路

TTL逻辑门电路

TTL逻辑门电路

TTL逻辑门电路以双极型半导体管为基本元件，集成在一块硅片上，并具有一定的逻辑功能的电路称为双极型逻辑集成电路，简称TTL逻辑门电路。

称Transistor-Transistor Logic,即BJT-BJT逻辑门电路，是数字电子技术中常用的一种逻辑门电路，应用较早，技术已比较成熟。

TTL主要有BJT （Bipolar Junction Transistor 即双极结型晶体管，晶体三极管）和电阻构成，具有速度快的特点。

最早的TTL门电路是74系列，后来出现了74H系列，74L系列，74LS,74AS,74ALS等系列。

但是由于TTL功耗大等缺点，正逐渐被CMOS电路取代。

12．1 CMOS逻辑门电路CMOS逻辑门电路是在TTL电路问世之后，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，由于制造工艺的改进，CMOS电路的性能有可能超越TTL而成为占主导地位的逻辑器件。

CMOS电路的工作速度可与TTL相比较，而它的功耗和抗干扰能力则远优于TTL。

此外，几乎所有的超大规模存储器件，以及PLD器件都采用CMOS艺制造，且费用较低。

早期生产的CMOS门电路为4000系列，随后发展为4000B系列。

当前与TTL兼容的CMO器件如74HCT系列等可与TTL器件交换使用。

下面首先讨论CMOS反相器，然后介绍其他CMO逻辑门电路。

MOS管结构图MOS管主要参数：1.开启电压V T·开启电压（又称阈值电压）：使得源极S和漏极D之间开始形成导电沟道所需的栅极电压；·标准的N沟道MOS管，V T约为3～6V；·通过工艺上的改进，可以使MOS管的V T值降到2～3V。

2. 直流输入电阻R GS·即在栅源极之间加的电压与栅极电流之比·这一特性有时以流过栅极的栅流表示·MOS管的R GS可以很容易地超过1010Ω。

3. 漏源击穿电压BV DS·在V GS=0（增强型）的条件下，在增加漏源电压过程中使I D开始剧增时的V DS称为漏源击穿电压BV DS·I D剧增的原因有下列两个方面：（1）漏极附近耗尽层的雪崩击穿（2）漏源极间的穿通击穿·有些MOS管中，其沟道长度较短，不断增加V DS会使漏区的耗尽层一直扩展到源区，使沟道长度为零，即产生漏源间的穿通，穿通后，源区中的多数载流子，将直接受耗尽层电场的吸引，到达漏区，产生大的I D4. 栅源击穿电压BV GS·在增加栅源电压过程中，使栅极电流I G由零开始剧增时的V GS，称为栅源击穿电压BV GS。

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长脖子基区通常选取 2~E31方（E约2 500欧E3 姆）
等位接触
E1 E2 E3 E4
为了使多个发射区处
于相同的基区电位C， 在多个发射区旁应设 B 计基区等位孔并用金 属覆盖。
B
C
长脖子基区
2009-3-15
韩良
12
7.1.1两管TTL与非门 6.多发射极晶体管的设计
④肖特基晶体管减小反向漏电流原理
关态：输入有低电平
A
T2
B
T1
T3
T1 深饱和，T2 、 T3截止
C
R3
输出高电平
VOH = VCC -VD - R2 IR2
2009-3-15
韩良
15
7.1.2 三管单元TTL与非门
2.特点
T2的作用：提高抗干扰能力 加快了导通速度
VCC
影响了截止速度
R1
R2 D
D 的作用：加快T3退饱和(截止)
C
T4
如VA = VIL, T1发射结必 然导通，导通后T1的基
R3
极电位被钳在
VB1= VIL+ VON=0.9V
F
控制T3饱和度
R3 的作用：为T3提供泄放通路
A
T2
（加快截止，对导通不利）
B
T1
T3
C
R3
扇出能力差，速度慢， 容性负载能力差
2009-3-15
韩良
16
7.1.2 三管单元TT电仍平没被能箝被位以降单低块输集出成的电逻路辑形摆式幅应用 图到大(c市规RR)将==场模0∞二时， 集时极,而 成，T管3是 电属不D常路于饱改作中O和为C简。，电门化速阻，逻度R速辑。快度单，慢元但，电低低路电电被平平应驱驱用动动在差强中。。
4. 瞬态特性
截止过程：
由于多射极晶体管T1的反抽作 用，T2迅速截止，输出电平上 升速度主要取决于IR2和负载电 容的大小。一般速度较快。
导通过程: 导通速度取决于输出晶体管
A B
T2基极驱动电流和负载电容 C
大小。前者一般较小，导通
速度慢。
2009-3-15
韩良
8
VCC R1 R2 F
T2 T1
⑤肖特基多发射极晶体管版图
为了使多个发射区处 于相同的基区电位， 在多个发射区旁应设 计基区等位孔并用金 属覆盖。
等位接触
肖特基二极管
2009-3-15
韩良
14
7.1.2 三管单元TTL与非门
1.结构及工作原理
开态：输入全为高电平或浮空
VCC
T1 反向有源，T2 、 T3饱和
R1
R2 D F
输出低电平 VOL = VCES3
一般可取R=100（抗饱和与非门）
VCC
VCC
VCC
F
F
RF
（a）
2009-3-15
韩良
（b）
17
T1
T3
（c）
7.1.3 四管单元TTL与非门
VCC
设电源电压VCC=5V,
输入信号的高、低电平
A B
R1
R2
R4
T3
T2 D F T1
分 V电IL别 压=0V为.O2VNV=I。H0=.P73V.N4。结V, 的开启 当输入有低电平时，
7.1.1 两管单元TTL与非门
5. 常用单元电路形式
图(b)提高了本级门低电平抗干扰能力，同时也 使输出低电平抬高。因此对后级门有一定要求。
图(c)输出高电平被箝位，使输出逻辑摆幅变低，
提高电平转换速度。静态功耗将增大。
VCC
VCC
VCC
（a）
2009-3-15
（b）
韩良
9
（c）
7.1.1两管TTL与非门 6.多发射极晶体管的设计
韩良
6
VCC
R1
R2 F
T1
T2
VW
单位:V
VL
Vi
VO0L.4VILV0IH.8 VOH VNML VNMH
Vo
4 单位:V
VDD
3
VOHmin VOLmax
VNMHmax VNMLmax
VIHmin VILmax
2 1
0 VO0L.4
Vi
0.8 VOH
VSS
VNML VNMH
7.1.1 两管单元TTL与非门
3.什么是OC门？它解决了什么问题？
2009-3-15
韩良
3
7.1.1 两管单元TTL与非门
1. 结构和工作原理 开态：输入全为高电平或浮空
VCC R1 R2 F
T1 反向有源 T2 饱和 输出低电平
( ) r VOL = VCESO2+ CES2 IR2 -IOL
A
B
T1
C
F=A.B .C
关态：输入有低电平
第七章双极型逻辑集成电路
§7-1 TTL与非门电路
TTL（Transistor Transistor Logic）——晶体管晶体管逻辑集成电 路是双极型集成电路的基础，是集成 电路产生最早的产品。
2009-3-15
韩良
2
思考题
1.各种结构的TTL与非门单元电路各自的 特点是什么？
2.各种结构的TTL与非门单元电路中各个 元器件的作用是什么？
①降低多发射极晶体管T1反 向漏电流的重要性
当输入端全接高电平时， 多发射极晶体管T1反向有源工 作，输入端产生与T1基极电流 A 成正比的输入漏电流，会引起 B 前级输出的高电平下降，严重 C 时会引起逻辑错误。
2009-3-15
韩良
10
VCC R1 R2 F
T2 T1
7.1.1两管TTL与非门 6.多发射极晶体管的设计
E BC
N+ P
N+
P+
N–-epi
P+
P-Sub
晶体管反向有源时，集电结正偏，由于肖特基 二极管正向压降低对集电结进行钳位，基极电流被 旁路掉，不会产生的反向漏电流。只有当基极电流 较大时才会有一部分流入基区产生的反向漏电流。
2009-3-15
韩良
13
7.1.1两管TTL与非门 6.多发射极晶体管的设计
②长脖子基区减小反向漏电流原理
B
E
BC
A
C
晶体管反向有源时，集电结正偏，基区寄生电 阻在基区引起电位差，基极电流很少进入内基区， 即引起晶体管效应的基极电流很小，因而产生的反 向漏电流很小。
2009-3-15
韩良
11
7.1.1两管TTL与非门 6.多发射极晶体管的设计
③长脖子基区多发射极晶体管版图
T2
T1 深饱和
T2 截止
输出高电平
V OH = V CC - R2 I OH
2009-3-15
韩良
4
7.1.1 两管单元TTL与非门 2. 电压传输特性
VCC Vo
4
R1
R2 F
3
A
B
T1
C
T2 2
1
F=A.B .C
0
2009-3-15
韩良
5
单位:V
Vi
0.4
0.8
7.1.1 两管单元TTL与非门
3. 抗干扰能力
从电压传输特性上可以看
A B
到，当输入信号偏离正常的
C
低(高)电平而升高(或降低)时， Vo
输改变出。的因高此(低，)电允平许并输不入是的立高刻、VOH
4 3
低电平信号各有一个波动范
2
围。在保证输出高、低电平
基本不变的条件下，输入电
1
平的允许波动范围称为输入
VOL
0
端噪声容限。
2009-3-15