实验四 D触发器及其应用

触发器功能实验报告触发器功能实验报告引言：触发器是数字电路中常见的重要元件，它能够在特定的输入条件下产生稳定的输出信号。

本实验旨在通过构建不同类型的触发器电路，探究触发器的基本原理和功能。

实验一：RS触发器RS触发器是最简单的一种触发器，由两个交叉连接的非门组成。

实验中我们使用了两个与非门来构建RS触发器电路，其中一个与非门的输出连接到另一个与非门的输入，反之亦然。

通过设置不同的输入状态，我们可以观察到RS触发器的两种稳定状态：置位和复位。

实验二：D触发器D触发器是一种常用的触发器，它具有单一输入和双输出。

实验中我们使用了两个与非门和一个或非门来构建D触发器电路。

通过输入信号的变化，我们可以观察到D触发器的工作原理：当输入信号为高电平时，输出保持之前的状态，当输入信号为低电平时，输出根据之前的状态进行切换。

实验三：JK触发器JK触发器是一种多功能的触发器，它具有两个输入和两个输出。

实验中我们使用了两个与非门和一个或非门来构建JK触发器电路。

通过设置不同的输入状态，我们可以观察到JK触发器的四种工作模式：置位、复位、切换和禁用。

实验四：T触发器T触发器是一种特殊的JK触发器，它只有一个输入和两个输出。

实验中我们使用了两个与非门和一个或非门来构建T触发器电路。

通过输入信号的变化，我们可以观察到T触发器的工作原理：当输入信号为高电平时，输出状态翻转，当输入信号为低电平时，输出保持不变。

实验五：应用实例在实验的最后，我们通过一个简单的应用实例来展示触发器的实际应用。

我们构建了一个二进制计数器电路，使用了多个D触发器和与非门。

通过输入脉冲信号，我们可以观察到计数器的工作原理：每次接收到脉冲信号，计数器的输出状态按照二进制规律进行变化。

结论：通过本次实验，我们深入了解了不同类型的触发器的功能和工作原理。

触发器在数字电路中具有重要的应用价值，能够实现各种逻辑功能和时序控制。

进一步的研究和实践将有助于我们更好地理解和应用触发器，提高数字电路设计的能力。

数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。

触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。

如果把n个触发器串起来，就可以表示n位二进制数。

对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。

下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111Welcome !!! 欢迎您的下载，资料仅供参考！。

实验四双稳态触发器一、实验目的1．熟悉并验证触发器的逻辑功能和触发方式。

2．掌握集成JK 和D 触发器的使用方法和逻辑功能的测试方法。

3．掌握用JK 或D 触发器组成分频器的方法。

二、实验原理及实验资科触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。

触发器具有两个稳定状态，即"0"和"1"，在适当触发信号作用下，触发器的状态发生翻转,即触发器可由一个稳态转换到另一个稳态.当输入触发信号消失后,触发器翻转后的状态保持不变(记忆功能)。

根据电路结构的不同，触发器的触发方式不同，有电平触发，主从触发和边沿触发。

根据功能的不同,触发器有RS 触发器,JK 触发器,D 触发器,T 触发器,T ′触发器等类型。

集成触发器的主要产品是JK 触发器和D 触发器,其他功能的触发器可由JK,D 触发器进行转换。

电路结构和触发方式与功能无必然联系。

比如JK 触发器既有主从式的，又有边沿式的，而主从触发器和边沿触发器都有RS 、JK 、D 触发器。

带清除和预置端的高速CMOS 双JK 负沿触发器CC74HC112（74HC112) (1) 功能如表5-1所示。

(2)外引线排列见图5-3。

2．带清除和预置端的TTL 维持一阻塞双D 触发器T1074(7474)和T4074(74LS74) (1)功能见表5-2。

(2)外引线排列见图5-2。

表5-2T1074、T4074功能表三、实验内容与步骤 (一)JK 触发器74112 1．复位、置位功能将74112芯片的J 端，K 端、R D 和S D 端各接到实验箱的一个“0”、“1”电平开关上，CP 接到实验箱的常"1"单次脉冲按钮开关上，Q 和各接到一个电平指示灯上。

接通芯片电源。

操作电平开关，完成表5-3规定的实验内容。

注意，在做表中第5行实验时，先将R D 和S D 接到同一个“0”、“1”电平开关上。

实验四触发器的建立与使用、授权和权限回收1、针对student表写一个INSERT触发器，在插入记录时检查性别属性必须为“男”或“女”，否则报错。

执行INSERT操作，观察触发器的运行情况。

这道题的重点在于理解运用触发器的时候两个重要的表一个是inserted表，另一个就是Deleted表，本题中我们先从inserted表中提取出要插入的性别，然后判断如果是男或女就将本条记录插入到表中，否则阻止插入。

当用insert into student(sno,sname,ssex,sage,sdept) values('3837','阿加','d','19','计算机系')测试时出现2、针对student表写一个INSTEAD of类型的UPDATE触发器，在记录被修改时拒绝操作。

执行UPDATE操作，观察触发器的运行情况。

本题要求触发器类型为INSTEAD of，而INSTEAD of类型的触发器是在更新之前就被激发的所以直接当要在表student上执行更新时直接不能操作测试数据：update student set sage='2' where sno='0603001'结果：3、针对sc表写一个DELETE触发器，要求一次最多只能删除5条记录。

执行DELETE 操作，观察触发器的运行情况。

这里利用deleted表，因为删除的记录会暂时放到这里，统计这个表里的记录一共有多少条，如果大于5.就不允许删除。

测试语句：delete from sc where cno='2'结果：4、重命名第1题中的触发器。

本题比较简单，就是一个重命名的语句：exec sp_rename insert_g,insert_g15、禁用第2题中定义的触发器。

alter table student disable trigger insert_gw6、删除第3题中定义的触发器。

实验四 触发器及其应用一、实验目的1、 掌握基本RS 、JK 、D 、T 触发器的逻辑功能；2、 熟悉集成触发器的逻辑功能及使用方法；3、 学会不同逻辑功能触发器之间的转换方法。

二、实验仪器及设备1、 EEL-II 型电工电子实验台2、 数字电路实验箱3、 万用表4、 直流稳压电源5、 参考元件 三、实验内容1、 基本RS 触发器逻辑功能测试，元件用74LS00QDDQQ(a)(b)图5.1基本RS 触发器结构图2、 D 触发器逻辑功能测试，元件用74LS74（双上升沿触发D 触发器） （1） 直接复位端R D 和直接置位端S D 的功能测试 （2） D 触发器的逻辑功能测试直接复位、置位端R D 、S D 接模拟电位开关，CP 接单脉冲发生器，并改变D 的状态，将测试结果填入表5.2中。

3、 JK 触发器功能测试，选用74LS112直接复位、置位端R D 、S D 接模拟电位开关，CP 接单脉冲发生器，并改变J 、K 的状态，将测试结果填入表5.3中。

4、用D触发器构成T’触发器Q 将D触发器的D端与Q端相连，构成T’触发器。

其逻辑功能为：Q n+1=n表示每来一个CP脉冲翻转一次。

有计数功能。

（1）在CP加入单脉冲观察翻转次数和CP输入正脉冲个数间的关系。

（2）CP端加连续脉冲，用示波器观察Q与Q波形，记录填表5.4，并画出波形图。

如图5.4所示。

CPQQ图5.3波形图5、用JK触发器接T和T’触发器（1）设计电路（2）测试功能并观察CP和Q的同步波形，体会触发器的分频作用。

四、实验报告1、整理实验数据，结果填入各表格，画出要求的有关电路图；2、依实验结果总结触发器的逻辑功能。

五、思考题1、何谓基本RS触发器的记忆功能？2、D触发器翻转条件及特点是什么？3、*D触发器实现可靠计数的基本思想是什么？六、器件介绍1、D触发器74LS74图5.2上升沿触发D 触发器74LS74符号2、 JK 触发器74LS11274LS112是双主从下降沿触发JK 触发器，其逻辑符号和管脚引线排列如图5.5所示。

实验四触发器及其应用实验四实验四实验目的1.掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。

2.熟悉各类触发器之间逻辑功能的相互转换方法。

3.了解触发器的应用。

实验四实验内容1.测试基本RS触发器的逻辑功能★选做2.测试双JK触发器74LS73逻辑功能3.测试双D触器74LS74的逻辑功能★选做4.触发器的转换①②将JK触发器加上门电路转化成D触发器。

将D触发器加上连接，构成T’触发器。

5.触发器的应用，利用74175的D触发器构成下面电路。

①竞赛抢答电路①移位寄存器实验四实验原理触发器是组成时序逻辑电路的基本单元之一，具有记忆功能的二进制信息存贮器件。

在外加信号的作用下，触发器可以从一个稳定状态转变为另一个稳定状态。

RS触发器：图6—1所示电路为由两个“与非”门交叉耦合而成的基本RS触发器，它是无触发器：触发器时钟控制低电平低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器低电平的最基本单元。

基本RS触发器也可以用两个“或非”门组成，它是高电平高电平直接触发的触高电平发器。

011100011置1保持置零保持实验四实验原理JK触发器：JK触发器：本实验采用74LS73型双JK触发器，其引脚排列如图6-3所示。

它是下降边沿触发器触发的边沿触发器，即在CP脉冲下降沿(“1→0”)触发翻转，有强迫置“0”功能R(RD),没有强迫置“1”的功能，在置D=1时，根据下表可以测试出其逻辑功能。

保持置1置0翻转翻转异步清零实验四实验原理D触发器：是另一种使用广泛的触发器，它的基本结构多为维持阻塞型。

D触发器触发器：触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为Qn+1=D本实验采用74LS74型双D触发器,是上升边沿触发的边沿触发器。

它采用维持阻塞结构，在CP脉冲上升沿(“0→1”)触发翻转。

触发器的次态Qn+1取决于CP脉冲的上升来到之前D的状态，但是S=0,R=1时强行置1,S=1,R=0时强行置0。

实验四双D触发器及其应用一、实验目的(1)熟悉基本D触发器的功能测试。

(2)熟悉脉冲同步和异步时的电路的不同分析方式。

(3)熟悉触发器的实际应用。

二、实验设备(1)数字电路试验箱(2)函数发生器(3)示波器(4)74LS00 一片(5)74LS74 一片(6)导线若干三、实验内容(1)用D触发器构成四分频器。

a、用示波器调节出1kHz，5Vcc，偏移量为2.5的方波，并用示波器检验；b、四分频的一个真值表：c 、 实现功能的电路图如下，在CP1端加入方波，用示波器的CH1接CP1，CH2接Q2，观察并记录波形；d 、e 、f 、g 、h 、i 、j 、(2) 设计电路实现如下CP 脉冲时输出如F 示：CPFa 、 列出实现功能的状态转化真值表： 1Q n 2nQ 11n Q + 12n Q + 'F0 01 1 1 1 00 1 1 1 1 0 0 00 0 11 b 、 用异步触发器实现如下，在CP1端加入方波，用示波器的CH1接CP1，CH2接F=Q1•Q2•CP ，观察并记录波形；c 、 由a 中的真值表分析得知：'F =21n n Q Q • 1212n n Q Q D +== 1121n n Q Q D +== 'F F CP =•↑四、 实验结果记录及分析(1) 用示波器调出的波形如下图所示：分析：在实验前我们成功调出了1kHz，5Vcc，偏移量为2.5Vcc 的方波，对我们实验的后续实验的意义十分重大。

(2)用D触发器构成四分频器的结果如下图所示：分析：本实验我们只是用一个D触发器实现了对方波信号的四分频，结果与实际相符合表明实验室成功的。

(3)实现F的结果如下图所示：分析：本实验我们采用两种方式来实现：a、用异步电路实现的时候我们使用了一个D触发器和四个与非门实现了信号F的输出，实验结果正确。

b、用同步电路实现的时候我们使用了一个D触发器和四个与非门实现了信号F的输出，实验结果正确。

D触发器工作原理引言概述：D触发器是数字电路中常用的一种触发器，它具有简单的结构和稳定的工作性能。

本文将详细介绍D触发器的工作原理，包括其基本概念、内部结构、输入输出特性以及应用领域。

正文内容：1. D触发器的基本概念1.1 D触发器是一种时序电路，它根据时钟信号和输入信号的状态变化来控制输出信号的变化。

1.2 D触发器的输入端包括数据输入端(D)、时钟输入端(CK)和复位输入端(Reset)，输出端为输出端(Q)和输出端(Q')。

1.3 D触发器的输出状态取决于时钟信号的上升沿或下降沿以及输入信号的状态。

2. D触发器的内部结构2.1 D触发器内部包含两个互补的锁存器，分别为正相锁存器和负相锁存器。

2.2 正相锁存器和负相锁存器之间通过与门和非门相连，形成了D触发器的内部逻辑电路。

2.3 时钟信号通过与门和非门的控制，使得D触发器在时钟信号的上升沿或下降沿时，将输入信号的状态锁存到输出端。

3. D触发器的输入输出特性3.1 当时钟信号为低电平时，D触发器处于保持状态，即输出端保持原来的状态。

3.2 当时钟信号为上升沿或下降沿时，D触发器根据输入信号的状态来更新输出状态。

3.3 当时钟信号为高电平时，D触发器处于禁止状态，即不接受输入信号的变化。

4. D触发器的应用领域4.1 D触发器常用于数字系统中的时序电路设计，如计数器、移位寄存器等。

4.2 D触发器也可以用于存储数据，实现数据的暂存和传输。

4.3 在数字通信系统中，D触发器可以用于时钟同步和数据传输控制。

总结：综上所述，D触发器是一种常用的数字电路元件，具有简单的结构和稳定的工作性能。

它通过时钟信号和输入信号的状态变化来控制输出信号的变化。

D触发器的内部结构包括正相锁存器和负相锁存器，通过与门和非门的控制实现输入信号的锁存。

D触发器的应用广泛，常用于时序电路设计和数据存储传输等领域。

通过深入了解D触发器的工作原理，我们可以更好地应用它来解决实际问题。

数字电路实验设计：欧阳学文D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。

触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。

如果把n个触发器串起来，就可以表示n位二进制数。

对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。

下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。

multisim实验四实验报告仲恺农业⼯程学院实验报告纸__⾃动化学院_（院、系）__⼯业⾃动化__专业__144_班_电⼦线路计算机仿真课程实验四：触发器及其应⽤仿真实验⼀、实验⽬的1.掌握集成JK触发器和D触发器的逻辑功能及其使⽤⽅法。

2.熟悉触发器之间相互转换的设计⽅法。

3.熟悉Multisim中逻辑分析仪的使⽤⽅法。

⼆、实验设备PC机、Multisim仿真软件。

三、实验内容1.双JK触发器74LS112逻辑功能测试（1）创建电路创建如下图所⽰电路，并设置电路参数。

图4-1 74LS112逻辑功能测试（2）仿真测试①J1和J5分别74LS112的异步复位端输⼊，J2和J4分别为J、K数据端输⼊，J3为时钟端输⼊，X1和X2指⽰74LS112的输出端Q和Q_的状态。

②异步置位和异步复位功能测试。

闭合仿真开关拨动J1为“0”、J5为“1”，其他开关⽆论为何值，则74LS112被异步置“1”，指⽰灯X1亮，X2灭。

理解异步置位的功能。

拨动J1为“1”、J5为“0”，其他开关⽆论为何值，则74LS112被异步清“0”，指⽰灯X1灭，X2灭，理解异步复位的功能。

③74LS112逻辑功能测试⾸先拨动J1和J5，设定触发器的初态。

接着，拨动J1和J5均为“1”，使74LS112处于触发器⼯作状态。

然后，拨动J2-J4，观察指⽰灯X1和X2亮灭的变化，尤其注意观察指⽰灯令亮灭变化发⽣的时刻，即J3由“1”到“0”变化的时刻，从⽽掌握下降沿触发的集成边沿JK触发器的逻辑功能。

如下图所⽰：图4-2 JK触发器逻辑功能测试设定触发器的初态为Q = 1。

将J2置1后，再将J3置1，可以观察到此时触发器状态并⽆改变。

将J3清0，观察到输出Q = 1。

同样的，将J2清0，同时将J4置1，在J3由1->0的时刻，可以观察到Q = 0。

2.JK触发器构成T触发器（1）创建电路创建如图所⽰电路，并设置电路参数。

图4-3 74LS112构成T触发器（2）仿真测试①闭合仿真开关。