实验五 3-8线译码器

贵州大学
电路EDA电路技术课程考
核报告
姓名：田泽民
学号：PZ082014131 班级：08级计维班
一、实验目的：
1、会PSpice软件的仿真应用。

2、知道全加器的原理，进行仿
真。

二、实验名称：
仿真用与非门组成的3-8译码器（74HC138）。

三、实验内容：
画出电路图，进行参数的设置，截图，分析得到仿真结果。

四、实验原理：
译码器74HC138有三个附加的控制端，当状态为（1，0，0）时，译码器工作。

输入端A2,A1,A0;输出端Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7.
五、实验过程：
1、实验电路：
2、参数设置：
DSTM4、DSTM5、DSTM6高低电平交互的时间分别设为：4ms、2ms 和1ms，0—30ms，步长为5ms
3、仿真结果：
从上图可以看出，当输入端为000的时候选择Y0输出，当输入端为001的时候选择Y1输出……
010 Y2 011 Y3 100 Y4
101 Y5 110 Y6 111 Y7
４、真值表对照：
５、结果截图（与理论值相符）：
六、实验结论：
本次实验,所得到的显示结果与预计：完全相同,因而证明本次实验是正确的。

七、实验总结：
进行参数设置的时候，时间不能设得太短，最好是以（ms）为单位。

在输入端时间设置应该注意取到每个输入组合，否则实验就不一定仿真出真实的结果。

试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。

因此，译码是编码的反操作。

常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。

二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。

例如，典型的3线-8线译码器功能框图图1-1所示。

输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。

图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。

表1-1是74HC138的逻辑功能表。

当门电路G S的输出为高电平时，可以由逻辑图写出。

图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。

74HC138有3个附加的控制端''123,S S S 和。

当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。

否则，译码器被禁止，所有的输出端被封锁为高电平。

这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。

译码器与编码器的设计与仿真实验报告实验五译码器与编码器的设计与仿真班级：通信工程三班学号：20210820314 姓名：龙凤婷一、实验内容：1. 参照芯片74LS138的电路结构，用逻辑图和VHDL语言设计3_8译码器；2. 参照芯片74LS138的电路结构，用逻辑图和VHDL语言设计8_3优先编码器；二、电路功能介绍： 1． 74138：3_8译码器用途：用一组二进制代码来产生各种独立的输出信号，这种输出信号可以用来执行不同的工作。

显示器中的像素点受到译码器的输出控制。

译码信号输出端低电平有效。

2． 74148：8_3优先编码器用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。

键盘里就有大家天天打交道的编码器，当我们敲击按键时，被敲击的案件被键盘里的编码器编码成计算机能够识别的ASCII码。

信号输入端：低电平有效使能输入端：低有效编码输出端：低电平有效使能输出端：低有效组选输出端：低有效三、实验过程及实验结果： 1． 74138：3_8译码器逻辑电路图：代码输入端：A、B、C 使能输入端：G1、G2A、G2B译码信号输出端：Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7仿真波形图：VHDL语言程序：2． 74148：8_3优先编码器逻辑电路图：信号输入端：IN0、IN1、IN2、IN3、IN4、IN5、IN6、IN7 使能输入端：Enable_in编码输出端：A0_out、A1_out、A2_out 使能输出端：Enable_out 选组输出端：Group_Select_out仿真波形图：VHDL语言程序：四、实验心得：这次数字设计的实验内容是译码器与编码器的设计与仿真，分别用逻辑电路图和VHDL 语言编写程序运行，用仿真波形图来验证其正确性。

译码器与编码器的功能恰好相反。

编码器是将二进制代码转换成输出信号，译码器是将输入信号转换成一组二进制代码。

通过这次上机实验，我对编码器及译码器有了更深一步的了解，对他们的设计实现过程有了一定的了解。

实验五：译码器和数据选择器的使用1．实验目的1) 熟悉数据分配器和译码器的工作原理与逻辑功能。

2) 掌握数据分配器和译码器的使用2．理论准备1) 具有译码功能的逻辑电路称为译码器。

译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。

按用途来分，译码器大体上有以下3类：（1）变量译码器；（2）码制变换译码器；（3）显示译码器。

2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。

它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。

常见的数据选择器有以下5种：（4）4位2通道选1数据选择器；（5）4通道选1数据选择器；（6）无“使能”端双4通道选1数据选择器；（7）具有“使能”端的互补输出地单8选1数据选择器。

3．实验内容1) 3线-8线译码器(74138)的功能测试2) 用3-8译码器设计一位全减器3) 用双4选1数据选择器(74153)设计一位全减器提示说明：①用译码器设计组合逻辑电路设计原理；②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和；③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。

4．设计过程1）用3-8译码器设计一位全减器。

（1）分析设计要求，列出真值表。

如表一。

表一3-8译码器设计一位全减器真值表（2）根据真值表，写出逻辑函数表达式。

Y0’=(C’B’A’)’ Y4’=(CB’A’)’Y1’=(C’B’A)’ Y5’=(CB’A)’Y2’=(C’BA’)’ Y6’=(CBA’)’Y3’=(C’BA)’Y7’=(CBA)’表二3-8译码器设计一位全减器逻辑抽象真值表（4）根据真值表得到逻辑表达式。

r=a’b’c+a’bc’+ab’c’+abcs=a’b’c+a’bc’+a’bc+abc（5）根据38线译码器的逻辑表达式和4式所得结果进行分析，最后确定实现电路。

实验五 74138译码器(基于FPGA)2014.11.19一、实验目的：1 、了解可编程数字系统设计的流程；2 、掌握Quartus II 9.0软件的使用方法；3 、掌握原理图输入方式设计数字系统的方法和流程；4、熟悉掌握集成译码器74LS138的应用。

二、实验设备：1、计算机：Quartus II 软件2、Altera DE0 多媒体开发平台3、集成电路：74LS138三、实验内容：74LS138译码器逻辑功能的测试：把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3线8线译码器的工作状态。

补充内容：a、74LS138 3-8线译码器b、引脚定义：C、74LS138逻辑功能表Quartus II 9.0编辑步骤：1、Creat a New Project(New Project Wizard)2、New Project Wizard:Directory,Name,Top_Level Entity3、New Project Wizard: Add Files4、New Project Wizard: Family & Device settings5、New Project Wizard: EDA Tool Settings6、Add new design file block diagram /schematic file7、Add new vector waveform file8、Input and output setting9、“Assignment”→“Setting10、“Processing”→“Start Simulation”之后进行FPGA芯片的编程与配置，将计算机与Altera DE0 多媒体开发平台通过数据线进行连接，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3线8线译码器的工作状态。

实验项目一一、实验目的1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。

2、掌握组合逻辑电路的静态测试方法。

3、初步了解可编程器件设计的全过程。

二、实验内容使用MAXPLUSII软件,设计一个3－8译码器,得出正确的仿真验证结果。

三、实验原理、方法和手段3-8译码器三输入，八输出。

当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。

因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平情况下，能表示所有的输入组合。

3-8译码器采用原理图输入的方式将三个输入端与其的非以八种与的方式进行连接进而得出输出。

四、设计输入五、仿真输出六、实验总结（被加数）Ai（被加数）Bi（半加和）Hi（本位进位）Ci实验二 半加器设计实验类型：综合 一、实验目的设计并实现一个一位半加器。

二、实验内容使用MAXPLUSII 软件,设计一个一位半加器,得出正确的仿真验证结果。

三、实验原理、方法和手段半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。

计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。

按照进位是否加入，加法器分为半加器和全加器电路两种。

计算机中的异或指令的功能就是求两个操作数的和。

一位半加器有两个输入、输出。

一位半加器示意图Bi Ai Bi Ai Hi ∙+∙= Bi Ai Ci ∙=采用原理图输入的方式将两个输入端同或输出是，与输出co四、设计输入五、仿真输出六、实验总结实验项目 五一、实验目的设计并实现一个带进位的通用加法器设计。

二、实验内容使用MAXPLUSII 软件设计一个带进位的通用加法器,得出正确的仿真验证结果。

三、实验原理、方法和手段加法器，是产生数的和的装置。

常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

第五次试验报告 实验五 译码器一、实验目的要求1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能2、掌握译码器的应用 二、实验仪器、设备直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号T4138是一个3线—8线译码器，它是一种通用译码器，其逻辑符号如图1所示。

图1其中，A 2、A 1、A 0是地址输入端，Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端，S 1、S 2、S 3是使能端，当S 1=1， S 2+S 3=0时，器件使能。

2、T4138的管脚排列T4138的管脚排列如图2所示：图23、T4138的逻辑功能T4138的功能表如下表所示：Y Y Y Y Y Y Y 32（a ）原SJ 符号 （b ）GB 符号3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。

若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器。

4、用T4138实现一个逻辑函数译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能方便地实现逻辑函数。

本试验要求实现以下逻辑函数：Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ⋅⋅⋅=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数，实验线路见下图（图3）：图35，用两个3线—8线译码器组成一个4线—16线的译码器 “0Y根据真值表写出4线——16线译码器的逻辑函数表达式0Y =0123D D D D1Y =0123D D D D 2Y =0123D D D D3Y =0123D D D D4Y =0123D D D D5Y =0123D D D D 6Y =0123D D D D 7Y =0123D D D D 8Y =0123D D D D 9Y =0123D D D D 10Y =0123D D D D11Y =0123D D D D 12Y =0123D D D D13Y =0123D D D D14Y =0123D D D D。

用原理图法设计一个3－8译码器组合电路用原理图法设计一个3,8译码器组合电路一、实验目的1.通过一个简单的3,8译码器的设计，让学生掌握组合逻辑电路的设计方法。

2.掌握组合逻辑电路的静态测试方法。

3.初步了解可编程器件设计的全过程。

二、实验器材1.台式计算机 1台。

2.可编程逻辑逻辑器件实验软件1套。

3.下载电缆一套。

4.示波器一台。

三、实验说明(台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载1 的平台，供用户使用。

2(可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。

3(下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线接地。

4(示波器用于观察可编程逻辑器件执行程序时输出信号的变化。

四、实验原理说明3线-8线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。

输出信号D7,D0的表达式功能表输入输出C B A D7 D6 D5 D4 D3 D2 D1 D0Y 0 0 0 0 0 0 0 0 0 0 1 0Y 0 0 1 0 0 0 0 0 0 1 0 1Y 0 1 0 0 0 0 0 0 1 0 0 2Y 0 1 1 0 0 0 0 1 0 0 0 3Y 1 0 0 0 0 0 1 0 0 0 0 4Y 1 0 1 0 0 1 0 0 0 0 0 5Y 1 1 0 0 1 0 0 0 0 0 0 6Y 1 1 1 1 0 0 0 0 0 0 0 7五、实验内容和步骤、建立工程 1(1)软件的启动:打开 Quartus II软件,如图1-1所示。

图1-1(2)启动File菜单，点击New Project Wizard，如下图1-2所示。

图1-2(3)进入向导，选择Next，如图1-3所示。

图1-3(4)设置保存路径，以及项目名称，项目名称为decode3_8,如图1-4所示。

数字电路与逻辑设计实验一一、实验目的熟悉QuartusII仿真软件的基本操作，并用VHDL语言设计一个异或门。

二、实验内容1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计一个异或门，最后仿真验证。

3、用VHDL语言设计一个3-8译码器，最后仿真验证。

4、用VHDL语言设计一个指令译码器，最后仿真验证。

第一部分：异或门①实验方法1、实验方法采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是Quartus II。

2、实验步骤1、新建，编写源代码。

(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路（设置文件名XOR2.vhd—在【add】）-【properties】径+设置project name为XOR2）-【next】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】2、根据题意，画好原理图，写好源代码并保存文件。

原理图：3、编译与调试。

确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译，编译成功。

4、波形仿真及验证。

新建一个vector waveform file。

按照程序所述插入a,b,c三个节点（a、b为输入节点，c为输出节点）。

(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。

任意设置a,b的输入波形…点击保存按钮保存。

然后【start simulation】，出name C的输出图。

5、时序仿真或功能仿真。

一、实验目的1. 理解译码器的原理及工作方式；2. 掌握译码器在数字电路中的应用；3. 提高动手能力和实验操作技能。

二、实验器材1. 译码器模块；2. 数码管显示器；3. 电源；4. 电阻；5. 连接线；6. 实验平台。

三、实验原理译码器是一种将二进制、十进制或其他进制编码转换成特定信号输出的数字电路。

本实验所采用的译码器为3-8线译码器，具有3个输入端和8个输出端。

当输入端输入不同的编码时，对应的输出端会输出高电平信号，其余输出端为低电平信号。

译码器的工作原理如下：1. 当输入端输入的编码为000时，输出端Y0输出高电平，其余输出端为低电平；2. 当输入端输入的编码为001时，输出端Y1输出高电平，其余输出端为低电平；3. 以此类推，当输入端输入的编码为111时，输出端Y7输出高电平，其余输出端为低电平。

四、实验内容1. 熟悉译码器模块的引脚排列及功能；2. 将译码器模块与数码管显示器连接，搭建实验电路；3. 通过改变译码器输入端的编码，观察数码管显示器的显示结果；4. 分析实验结果，验证译码器的工作原理。

五、实验步骤1. 将译码器模块的引脚与实验平台连接；2. 将数码管显示器的引脚与译码器模块的输出端连接；3. 将电源连接至译码器模块和数码管显示器；4. 打开电源，观察数码管显示器的显示结果；5. 改变译码器输入端的编码，观察数码管显示器的显示结果；6. 记录实验数据，分析实验结果。

六、实验结果与分析1. 当译码器输入端输入编码000时，数码管显示器显示0；2. 当译码器输入端输入编码001时，数码管显示器显示1；3. 当译码器输入端输入编码010时，数码管显示器显示2；4. 当译码器输入端输入编码011时，数码管显示器显示3；5. 当译码器输入端输入编码100时，数码管显示器显示4；6. 当译码器输入端输入编码101时，数码管显示器显示5；7. 当译码器输入端输入编码110时，数码管显示器显示6；8. 当译码器输入端输入编码111时，数码管显示器显示7。