40G b _s 交换 I P 软核验证和测试

时序仿真是一个时序模拟的过程， 采用了三种 不同厂家的元件工艺库进行逻辑综合， 综合后的网 表延时文件（ ．ＳＤＦ） ， 由两组验证人员在不同仿真器 上进行时序仿真， 一组采用 Ｍｅｎｔｅｒ 公司的 Ｍｏｄｅｌｓｉｍ 仿 真 工 具 进 行 仿 真 ， 另 一 组 采 用 Ｃａｄｅｎｃｅ 公 司 的 ＮＣ＿ｓｉｍ 仿真工具进行仿真。两组人员的仿真结果进 行分析评定， 寻找软核改进的地方， 改进后的软核 再进行仿真， 通过多次反复的过程， 使得 ＩＰ 软核达 到优化。时序模拟中采用三种实例分别是 Ａｌｔｅｒａ 公 司 的 ＦＰＧＡ 元 件 库 、Ｘｉｌｉｎｘ 公 司 的 ＦＰＧＡ 元 件 库 和 ＳＭＩＣ１８ 工艺库； 采用的综合器主要是 Ｓｙｎｏｐｓｙｓ 公 司的 Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ 综合器， 另外还有 Ａｌｔｅｒａ 公司 的 Ｑｕａｒｔｕｓ ＩＩ 工具和 Ｘｉｌｉｎｘ 公司的 ＩＳＥ６ 工具。
软核的验证分为功能级仿真和时序级仿真。对 于复杂的 ４０Ｇｂ／ｓ 交换 ＩＰ 软核来说， 功能级仿真是 不断完善系统规范、模块划分和 ＨＤＬ 级设计的过
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定位信号， 第二类是处理器的接口信号， 第三类是 １６ 条 ＳＴＭ－ １ 并行数据信号。顶层为测试层， 采用 Ｃ 语言或 ＳｙｓｔｅｍＣ 编写， 主要功能是依据测试的内容 配置目标层， 并读取目标层的状态和 ＳＤＨ 分析模型 的分析结果， 判断模拟过程中的异常现象。
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４０Ｇｂ／ｓ 交换 ＩＰ 软核验证和测试
李宥谋
（ 西安邮电学院专用集成电路设计中心， 陕西 西安 ７１００６１）
摘 要： 研究 ４０Ｇｂ／ｓ 交换 ＩＰ 软核的验证和测试方法。通过建立 ＳＤＨ 芯片验证平台和 ＳＤＨ 芯片测试平台， 实现
ห้องสมุดไป่ตู้
ＩＰ 软核的功能仿真、时序仿真和芯片性能测试。使得 ＩＰ 软核质量优良、性能稳定， 适应性强， 达到了交换 ＩＰ 软核的
（ ４） ＴＳＥＣ： ＳＤＨ 链路成帧模块， 主要功能： Ａ１／ Ａ２［３］字节插入， Ｊ０ 字节插入， Ｂ１ 字节的计算及插入， 伪随机序列产生及插入， 插入错误 Ｂ１ 字节， 单次插 入错误 Ａ１／Ａ２ 字节， 连续插入错误 Ａ１／Ａ２ 字节， 对 发送数据扰码以及输出差分信号预加重控制等功 能。
收稿日期： ２００５－ １０－ １２ 基金项目： 国家“８６３”项目（ ２００３ＡＡ１Ｚ１１９０）
国家“十五”科技攻关项目（ ２００２ＢＡ１０６Ｂ）
在 ＳＤＨ 测试平台上进行了各种性能测试。 ４０Ｇｂ／ｓ 宽带交换 ＩＰ 软核是基于 ４０Ｇｂ／ｓ 宽带交
换 芯 片［１］基 础 之 上 ， 经 过 多 次 功 能 仿 真 和 时 序 模 拟 实验， 而设计的一种通用 ＩＰ 软核。数据的接收和发 送端口采用 １６ 位的并行 １５５．５２Ｍｂ／ｓ 的速率， 具有 ２５６×２５６ 的 ＳＴＭ－ １／ＡＵ－ ４ 无阻塞 电 路 交 换 能 力 ， 如 果采用多片结构或将空分交换模块容量扩容， 则可 支持更大容量的交换能力。在设计 ４０Ｇｂ／ｓ 宽带交换 ＩＰ 软核的过程中， ＩＰ 软核的验证、性能测试占了较 大的工作量［２］， 主要包括模块级功能仿真、软核级功 能仿真、软核级时序模拟、软核在 ＦＰＧＡ 上的性能测 试四个阶段。
３ ＩＰ 软核的验证 ＩＰ 软 核 验 证 就 是 采 样 各 种 方 法 来 检 验 和 证 明
所设计的软核功能的正确性， 目前普遍采用模拟的 方法， 通过设计一系列测试在不同的设计层次上进 行模拟， 观测模拟的输出， 实现 ＩＰ 软核的验证。从设 计流程来看 ＩＰ 软核只完成顶层到功能仿真层设计， 其余的设计由 ＩＰ 软核的使用者完成， 但是一个好的 软核在保证功能的前提下， 还应具有高质量的可综 合的 ＨＤＬ 代码， 并能较好的映射到不同厂家的元件 工艺库上。因此软核的验证应更为复杂， 不但要做 好功能验证， 而且要做各种时序模拟验证， 从验证 过程中不断优化软核代码。图 ２ 是 ４０Ｇｂ／ｓ 交换软核 的验证流程。
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核之间的固核以电路网表的形式提交， 可以通过 ＦＰＧＡ 器件进行验证。
４０Ｇｂ／ｓ 交 换 ＩＰ 软 核 支 持 高 端 ＦＰＧＡ 器 件 和 ０．１８μｍ 工艺的 ＡＳＩＣ 设计， 目前市场上嵌入 ２．４８８ Ｇｂ／ｓ 收发器的 ＦＰＧＡ 器件， 一般都支持 ＳＤＨ 中的 ＳＴＭ－ １６ 协议规定， 而且器件内部有完善的时钟管 理功能、强大的嵌入式存储器和丰富的逻辑单元， 片内时钟速度一般不超过 ２５０ＭＨｚ， 因此需要收发 器将 ＳＴＭ－ １６ 速率的串行 数 据 转 换 为 ＳＴＭ－ １ 速 率 的并行数据， 使得时钟速率为 １５５．５２０ＭＨｚ。图 １ 给 出了 ４０Ｇｂ／ｓ 交换 ＩＰ 软核的系统组成。
设计要求。形成了具有自主知识产权的 ４０Ｇｂ／ｓ 交换 ＩＰ 软核。
关键词： ＩＰ 软核， 软核验证， 性能测试
中图法分类号： ＴＮ４７ 文献标识码： Ａ
文章编号： １０００－ ７１８０（ ２００６） ０７－ ００３
Ｔｈｅ Ｖｅｒ ｉｆｉｃａｔｉｏｎ ａｎｄ ｔｅｓｔ ｏｆ ４０Ｇｂ／ｓ Ｓｗｉｔｃｈ ＩＰ Ｓｏｆｔ－ Ｃｏｒ ｅ
ＬＩ Ｙｏｕ－ｍｏｕ
（ ＡＳＩＣ Ｃｅｎｔｅｒ， Ｘｉ+ａｎ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｐｏｓｔ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ， Ｘｉ+ａｎ ７１００６１ Ｃｈｉｎａ）
Ａｂｓｔｒ ａｃｔ： Ｔｈｅ ｖｅｒｉｆｉｃａｔｉｏｎ ａｎｄ ｔｅｓｔ ｍｅｔｈｏｄｓ ｏｆ ４０Ｇｂ／ｓ ｓｗｉｔｃｈ ＩＰ ｓｏｆｔ－ ｃｏｒｅ ｗｅｒｅ ｐｒｅｓｅｎｔｅｄ． Ｗｉｔｈ ｔｈｅ ｅｓｔａｂｌｉｓｈｉｎｇ ｏｆ ｖｅｒｉ－ ｆｉｃａｔｉｏｎ ａｎｄ ｔｅｓｔ ｐｌａｔｆｏｒｍ ｆｏｒ ＳＤＨ ｃｈｉｐ， Ｗｅ ｒｅａｌｉｚｅ ｔｈｅ ｆｕｎｃｔｉｏｎ ｓｉｍｕｌａｔｉｏｎ， ｔｉｍｉｎｇ ｓｉｍｕｌａｔｉｏｎ ａｎｄ ｐｅｒｆｏｒｍａｎｃｅ ｔｅｓｔ ｏｆ ｔｈｅ ＩＰ ｓｏｆｔ－ ｃｏｒｅ． Ｔｈｅ ｓｗｉｔｃｈ ＩＰ ｓｏｆｔ－ ｃｏｒｅ ｉｓ ｏｆ ｈｉｇｈ ｑｕａｌｉｔｙ， ｓｔｅａｄｙ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｆｌｅｘｉｂｉｌｉｔｙ ｗｈｉｃｈ ａｃｃｏｒｄｓ ｗｉｔｈ ｔｈｅ ｄｅｓｉｇｎ ｒｅｑｕｉｒｅｍｅｎｔｓ ｏｆ ｔｈｅ ｓｗｉｔｈ ＩＰ ｓｏｆｔ－ ｃｏｒｅ． Ａ ４０Ｇｂ／ｓ ｓｗｉｔｃｈ ＩＰ ｓｏｆｔ－ ｃｏｒｅ ｗｉｔｈ ｓｅｌｆ－ ｄｅｐｅｎｄｅｎｃｅ ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ ｗａｓ ｒｅａｌ－ ｉｚｅｄ． Ｋｅｙ ｗｏｒ ｄｓ： ＩＰ ｓｏｆｔ－ ｃｏｒｅ， Ｓｏｆｔ－ ｃｏｒｅ ｖｅｒｉｆｉｃａｔｉｏｎ， Ｐｅｒｆｏｒｍａｎｃｅ ｔｅｓｔ
（ ２） ＲＴＳＩ： 接收级时分交换模块， 通过先进先出 缓 冲 器 （ ＦＩＦＯ） 实 现 接 收 链 路 时 钟 与 核 心 时 钟 的 同 步桥接； 接收链路帧位置与公共帧位置的同步， 其 中 ＦＩＦＯ 为 １６ 位宽 １３８ 字深； 同步之后的数据可实 现接收级时隙交换， 或透明传输。
（ ３） ＴＴＳＩ： 发送级时分交换模块， 通过 ＦＩＦＯ 完 成本链路发送时钟与核心时钟的同步桥接。其中 ＦＩＦＯ 为 １６ 位宽 ４ 字深； 接收前级模块的数据， 完成 发送级时隙交换， 或透明传输。
程， 为了使 ＩＰ 软核在各种综合器上可综合， 在设计 时最好先勾画出逻辑电路图后， 采用 ＲＴＬ 级的 Ｖｅｒ－ ｉｌｏｇ 语言编程。在功能仿真时， 设计人员采用白盒测 试方法对自己设计的模块进行全面仿真， 之后由专 门 验 证 人 员 采 用 灰 盒 方 法 进 行 仿 真［４］， 最 后 将 仿 真 的结果反馈给设计人员， 对 ＩＰ 软核的功能进行修 改， 修改后再进行功能仿真， 使得 ＩＰ 软核的功能更 加完善。
２ 宽带交换 ＩＰ 软核的组成 在电子电路设计中， ＩＰ 核是由第三方设计好的
电路功能模块， 可以直接用于专用集成电路、可编程 器件 等电路设计中， 尤其以 ＦＰＧＡ 器件作载体的电 路设计。从实现形式和应用层次上来看， ＩＰ 核有三 种不同形式， 软核、固核和硬核。软核以可综合的硬 件描述语言（ ＨＤＬ） 描述的形式提交， 其性能通过时 序模拟进行验证； 硬核以集成电路版图掩模图案的 形式提交， 并经过实际工艺流片验证； 处于软核和硬
４０Ｇｂ／ｓ 交换软核由 ７ 个不同的模块组成， 其中 ＲＳＥＦ、ＰＩＰＭ、ＲＴＳＩ、ＴＴＳＩ 和 ＴＳＥＣ 五 个 模 块 ， 是 各 条
链路重复使用的模块。ＰＲ 是 １６ 位并行接收数据的 输入端， ＰＴ 是 １６ 位并行发送数据的输出端， 各个模 块的功能简介如下。
（ １） ＲＳＥＦ： ＳＤＨ 链路解帧模块， 主要实现帧定 位功能， 并检测字符及帧定位的丢失； ＢＩＰ－ ８［３］检查， 提供 Ｂ１ 字节校验功能； 根据配置确定是否实现解 扰码功能和输入数据的按位取反功能。
（ ５） ＰＩＰＭ： 指针解释和 ＰＲＢＳ 监视模块［３］， 包含 一个简化的指针解释器， 该解释器指示输入链路上 ＳＯＮＥＴ／ＳＤＨ 数据净荷中的 Ｊ１ 字节位置以及后续的 指针调整情况。还可以监测输入链路上级联的 ＳＴＭ－ １６／ＶＣ４ － １６ｃ 净 荷 中 的 ＰＲＢＳ 数 据 。 监 测 的 ＰＲＢＳ 数据按照 Ｘ２３＋Ｘ１８＋１ 多项式生成。
（ ６） ＭＰＩ： 微处理器接口模块， 提供本芯片与通 用 １６ 位微处理器总线连接接口， 有 １６ 位地址线， 地址空间可达 ６４Ｋ， 能产生中断请求信号和内部复 位信号； 实现对芯片内部各个寄存器的读写操作和 各种中断源的控制。
（ ７） ＳＳＷＥ： 空分交换模块， 有 １５ 种交换能力选 择， 从 ５Ｇ 到 ４０Ｇ 不同容量均可选择。ＳＳＷＥ 模块由 交叉矩阵和连接控制存储器组成。连接控制存储器 由两个页面组成， 其中一个页面称为主用， 控制当 前交换， 用户不能修改； 另一个页面称为备用， 可由 用户修改， 确定修改完成后， 将工作在 ａｃｔｉｖｅ 的页面 切换成备用页面， 同时将修改后的备用页面切换成 主用页面， 实现对交换链路的修改。