PLL格式_频率合成实验

科技与创新┃Science and Technology & Innovation·120·文章编号：2095－6835（2016）11－0120－02DDS 激励PLL 方式的频率合成器设计武志敏（河北诺亚人力资源开发有限公司，河北 石家庄 050081）摘 要：DDS+PLL 是目前频率合成技术的常用组合方式之一。

首先就DDS+PLL 的几种常用合成方式的特点进行了简单介绍，然后重点利用DDS 激励PLL 的方式，实现了一种低杂散低相噪的频率合成器的设计。

在自己的工作中证明了该方案的可实现性。

关键词：DDS ；PLL ；低杂散；低相位噪声；频率合成器中图分类号：TN97 文献标识码：A DOI ：10.15913/ki.kjycx.2016.11.120现代通信技术的发展迅猛，使得电子对抗领域对频率源的准确度、换频时间以及杂散相位噪声等技术指标的要求越来越高。

一般我们经常使用DDS+PLL 的方法来实现高频率、小步进、低相噪的频率合成器设计。

以下是对DDS+PLL 的常见组合方式作一简介。

1 DDS+PLL 的频率合成方式 1.1 DDS 内插于PLL这种方式是把DDS 看作分频器插入PLL 。

正是因为DDS 的频率的分辨率是非常高的，因而可以实现宽频带、小步进频率的合成。

但是因为DDS 还可实现小数分频，所以会有部分频段出现杂散现象。

1.2 DDS 倍频于PLL此种方式是将DDS 作为PLL 倍频的参考信号，PLL 就成了N 倍频环。

此方式的优点是：电路设计简单，可以得到较高的频率输出。

因而适合应用在相对杂散、指标要求不是很高的分机以及系统中。

缺点是：因为PLL 用于直接倍频，所以在环路噪声带宽内的输出信号，相位噪声以及杂散指标，都将恶化20 dB 。

1.3 DDS 和PLL 直接混频此方式是将PLL 信号作为本振信号，将DDS 信号做上变频、混频后，再通过一级带通滤波器将信号输出。

模拟锁相环实验报告锁相环（PLL）是一种常见的控制系统，它可以将输入信号的频率和相位与参考信号匹配，从而实现精确的信号同步和频率锁定。

本次实验旨在通过模拟锁相环的实验，了解PLL的基本原理和实现方式，并探究其在频率合成和时钟恢复等应用中的优势和局限性。

一、实验原理1.1 PLL的基本原理PLL由相频比较器、环形控制器、振荡器和分频器等组成。

其基本原理如下：（1）将参考信号和输出信号输入相频比较器，得到误差信号；（2）将误差信号输入环形控制器，控制其输出的控制电压；（3）将控制电压输入振荡器，控制其输出的频率和相位；（4）将振荡器的输出信号通过分频器分频后反馈给相频比较器，形成闭环控制。

通过不断比较和修正，PLL可以使输出信号的频率和相位与参考信号匹配，从而实现锁定。

1.2 实验器材本次实验采用的器材如下：信号发生器、示波器、多路开关、振荡器、计数器等。

1.3 实验步骤（1）将信号发生器产生的正弦波信号作为参考信号，通过示波器观测其频率和相位；（2）将信号发生器产生的方波信号作为输入信号，通过多路开关控制输入信号的频率和幅值；（3）将输入信号和参考信号输入相频比较器，得到误差信号；（4）将误差信号输入环形控制器，控制其输出的控制电压；（5）将控制电压输入振荡器，控制其输出的频率和相位；（6）将振荡器的输出信号通过分频器分频后反馈给相频比较器，形成闭环控制；（7）通过计数器观测输出信号的频率和相位，调整环形控制器的参数，使输出信号与参考信号匹配。

二、实验结果在实验过程中，我们先设置参考信号的频率为1KHz，通过示波器观测其频率和相位，然后将信号发生器产生的方波信号作为输入信号，进行频率和幅值的调节，使其与参考信号匹配。

在调节的过程中，我们观测到输出信号的频率和相位逐渐趋近于参考信号的频率和相位，最终实现了同步锁定。

然后，我们进一步测试了PLL在频率合成和时钟恢复等应用中的性能。

我们将输入信号的频率和幅值进行变化，观测输出信号的变化情况。

频率合成实验（虚拟实验）姓名：郑仕力学号：04209722（一）锁相环频率合成器f1= fr/M = 3Mhz/3 = 1MHz; f2 = 2MHz; f4 = fo =10MHz; f5 = 1MHz; f6 = fr = 3MHz 各理论值与实验值相等（2）示波器3中的VCO的控制电压的变化曲线，其从开始阶跃到固定值间经历的时间为1.4×10﹣4 s，即为环路的锁定时间。

稳定值为1.75V。

分析：（将synSen的初始值为3e6与5e6分别与初始情况作比较）（1）改变synSen的初始值，无论是增大还是减小，除示波器3外，其余示波器波形的周期幅度均没有变化，说明改变压控振荡器的压控灵敏度不会改变输出信号的频率。

（2）synSen的初始值为3e6，即相对4e6减小，示波器3中的电压最大值增大，稳定值也增大，环路锁定时间增大。

synSen的初始值为5e6，即相对4e6增大，示波器3中的电压最大值减小，稳定值也减小，环路锁定时间1.2×10﹣4 s，减小。

（3）对于基本单环频率合成器，捕获时间tp=4/ζwn=8Nτ1/τ2K0K d，压控灵敏度K0增大，捕获时间减小。

（二）小数频率合成器分析：（1）reference信号的频率为10MHz，divided synthesized信号的频率为10MHz，但相位延迟π/2，phase difference信号频率为20MHz。

（2）因为synM=0.3,synN=10,所以一个循环周期内的分频次数为P=10,一个循环周期内删除脉冲的个数为Q=3,10次分频中，必须进行7次10分频，3次11分频，则一个循环周期内总的平均分频比为10.3。

（3）合成信号的频率大于100MHZ,因为fout=fref*10.3。

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着电子技术的发展，频率合成器作为现代通信、雷达、电子对抗等系统中的核心部件，其性能和稳定性要求越来越高。

FPGA（现场可编程门阵列）技术以其灵活、高速、低功耗等优势，在频率合成器的设计中得到了广泛应用。

本文将详细介绍基于FPGA的PLL（锁相环）+DDS（直接数字频率合成器）的频率合成器设计。

二、PLL+DDS原理概述PLL是一种能够跟踪输入信号频率并产生精确输出信号的电路。

DDS则是一种基于数字算法生成任意频率、相位和幅度的信号的技术。

将PLL和DDS相结合，可以实现高精度、高稳定性的频率合成。

在基于FPGA的PLL+DDS的频率合成器中，PLL用于提供稳定的参考频率，而DDS则用于生成所需的各种频率信号。

通过FPGA对PLL和DDS的控制，可以实现频率的快速切换和调整，满足不同应用场景的需求。

三、FPGA在频率合成器中的应用FPGA在频率合成器中的应用主要体现在以下几个方面：1. 控制逻辑设计：FPGA可以实现对PLL和DDS的控制逻辑设计，包括信号的输入、输出、频率切换等操作。

2. 高速数据处理：FPGA具有高速数据处理能力，可以实现对DDS生成的高速率数字信号的处理和传输。

3. 灵活性高：FPGA的现场可编程特性使得频率合成器的设计具有很高的灵活性，可以根据不同需求进行定制化设计。

四、基于FPGA的PLL+DDS的频率合成器设计基于FPGA的PLL+DDS的频率合成器设计主要包括以下几个部分：1. 参考频率源设计：采用高稳定度的晶体振荡器作为参考频率源，为PLL提供稳定的参考信号。

2. PLL模块设计：利用FPGA实现PLL模块的设计，通过调整环路参数实现精确的频率跟踪和相位锁定。

3. DDS模块设计：采用FPGA实现DDS模块的设计，生成所需的各种频率信号。

4. 信号处理与输出：通过FPGA对DDS生成的数字信号进行高速处理和传输，并输出到相应的设备或系统。

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着通信技术的飞速发展，频率合成器作为通信系统中的关键部分，其性能的优劣直接影响到整个系统的性能。

FPGA（现场可编程门阵列）因其强大的并行处理能力和可定制性，被广泛应用于频率合成器的设计与实现。

本文将详细介绍基于FPGA的PLL（锁相环）+DDS（直接数字合成器）的频率合成器设计及其优势。

二、PLL与DDS的基本原理1. 锁相环（PLL）PLL是一种用于同步两个信号的电路，其基本原理是通过比较输入信号与参考信号的相位差，自动调整输出信号的相位和频率，以实现两者之间的同步。

PLL在频率合成器中起着核心作用，用于生成精确且稳定的频率信号。

2. 直接数字合成器（DDS）DDS是一种利用数字方式生成信号的电路，它通过将信号采样并进行编码调制，产生模拟的连续信号。

DDS在频率合成器中具有快速转换、低功耗和相位噪声小等优点。

三、基于FPGA的PLL+DDS频率合成器的设计基于FPGA的PLL+DDS频率合成器设计，是将PLL和DDS 的优势相结合，利用FPGA的高性能和灵活性实现高精度的频率合成。

设计过程中，首先需要根据应用需求确定频率合成器的性能指标，如输出频率范围、频率切换速度等。

然后，通过FPGA 实现PLL和DDS的功能模块，包括相位比较器、环路滤波器、数字波形存储器和D/A转换器等。

最后，通过FPGA内部的逻辑控制单元将PLL和DDS模块进行连接和协调，实现频率的合成与输出。

四、FPGA在频率合成器中的应用优势FPGA在频率合成器中的应用具有以下优势：1. 高性能：FPGA具有强大的并行处理能力，可以快速实现复杂的算法和逻辑控制，提高频率合成器的性能。

2. 灵活性：FPGA具有可定制性，可以根据应用需求灵活调整电路结构和功能模块，实现不同性能指标的频率合成器。

3. 低功耗：与传统的硬件电路相比，FPGA具有较低的功耗，有利于降低系统的能耗。

第23卷 第10期 电子测量与仪器学报 Vol. 23 No. 102009年10月JOURNAL OF ELECTRONIC MEASUREMENT AND INSTRUMENT· 91 ·本文于2008年11月收到。

一种基于DDS+PLL 结构的频率合成器的设计蒋 涛 唐宗熙 张 彪(电子科技大学电子工程学院, 成都 610054)摘 要: 讨论了一种输出频带宽、跳频速度快、相位噪声低、频率分辨率高的频率合成器的设计方法。

该设计采用DDS+PLL 结构, 在对单片机的输出信号进行电平转换后采用并行数据控制方式对DDS 芯片进行置数, 并通过仿真软件设计了环路滤波器和DDS 后级低通滤波器, 改善了输出信号的相位噪声和杂散性能。

基于该方法研制实现了输出频率范围为700～1200 MHz 的宽带频率合成器, 实验结果表明该频率合成器输出功率大于+4 dBm, 环路锁定时间为14 µs, 输出信号相位噪声优于 −94 dBc/Hz@1kHz, 近端杂散抑制度大于−59 dBc 。

关键词: DDS ；锁相环；宽带中图分类号: TN74 文献标识码: A 国家标准学科分类代码: 510.101Design of frequency synthesizer based on DDS+PLLJiang Tao Tang Zongxi Zhang Biao(Electronic Engineering School of UESTC, Chengdu 610054, China)Abstract: A method to develop a frequency synthesizer with wide band, fast frequency switching speed, high fre-quency resolution and low phase noise is discussed. This method is based on the DDS+PLL structure. Parallel pro-gramming mode is used and the signal from the MCU is been switched to control DDS. The loop filter is optimized to have low phase noise performance and the computer emulation technology is used to design the lowpass filter. A fre-quency synthesizer sweeping from 700MHz to 1200MHz is been made. Experimental result shows that the output power is over +4dBm, frequency switching time is 14µs, phase noise is better than −94dBc/Hz@1kHz and the spurious suppression is more than −59dBc.Keywords: DDS; phase locked loop; wide band1 引 言频率合成器是电子系统的心脏, 是决定电子系统性能的关键设备, 随着雷达、电子对抗、卫星通信、航空航天等技术的发展, 各种系统对频率合成器的频谱纯度、频率稳定度、频率分辨率和工作带宽等指标也提出了越来越高的要求。