Allegro自动布线步骤简讲

Allegro流程详解Allegro流程详解⼀.零件建⽴在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。

每种Symbol 均有⼀个Symbol Drawing File(符号绘图⽂件), 后缀名均为*.dra。

此绘图⽂件只供编辑⽤, 不能给Allegro 数据库调⽤。

Allegro 能调⽤的Symbol 如下:1、Package Symbol⼀般元件的封装符号, 后缀名为*.psm。

PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。

2、Mechanical Symbol由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。

有时我们设计PCB 的外框及螺丝孔位置都是⼀样的, ⽐如显卡, 电脑主板, 每次设计PCB时要画⼀次板外框及确定螺丝孔位置, 显得较⿇烦。

这时我们可以将PCB的外框及螺丝孔建成⼀个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。

3、Format Symbol由图框和说明所组成的元件符号, 后缀名为*.osm。

⽐较少⽤。

4、Shape Symbol供建⽴特殊形状的焊盘⽤, 后缀为*.ssm。

像显卡上⾦⼿指封装的焊盘即为⼀个不规则形状的焊盘, 在建⽴此焊盘时要先将不规则形状焊盘的形状建成⼀个Shape Symbol, 然后在建⽴焊盘中调⽤此Shape Symbol。

5、Flash Symbol焊盘连接铜⽪导通符号, 后缀名为*.fsm。

在PCB 设计中, 焊盘与其周围的铜⽪相连, 可以全包含, 也可以采⽤梅花辨的形式连接,我们可以将此梅花辨建成⼀个Flash Symbol, 在建⽴焊盘时调⽤此Flash Symbol。

其中应⽤最多的就是Package symbol即是有电⽓特性的零件,⽽PAD是Package symbol构成的基础.Ⅰ建⽴PAD启动Padstack Designer来制作⼀个PAD,PAD按类型分分为:1.Through,贯穿的;2.Blind/Buried,盲孔/埋孔;3.Single,单⾯的.按电镀分:1.Plated,电镀的;2.Non-Plated,⾮电镀的.a.在Parameters选项卡中, Size值为钻孔⼤⼩;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度⼤⼩,Height为钻孔标记得⾼度⼤⼩;/doc/c98e12f0f61fb7360b4c654b.html yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer 为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘⼤⼩值,Thermal Relief为热焊盘⼤⼩值,Anti Pad为隔离⼤⼩值.Ⅱ建⽴Symbol1.启动Allegro,新建⼀个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输⼊⽂件名,OK.2.计算好坐标,执⾏Layout→PIN,在Option⾯板中的Padstack中找到或输⼊你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是⽅向Right为从左到右,Left为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的⾓度,Pin#为当前的Pin脚编号,Text block为⽂字号数;3.放好Pin以后再画零件的外框Add→Line,Option⾯板中的Active Class and Subclass分别为Package Geometry和Silkscreen_Top,Line lock为画出的线的类型:Line直线;Arc弧线;后⾯的是画出的⾓度;Line width为线宽.4.再画出零件实体⼤⼩Add→Shape→Solid Fill, Option⾯板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件⼤⼩画出⼀个封闭的框,再填充之Shape→Fill.5.⽣成零件Create Symbol,保存之Ⅲ编写Device若你从orCad中直接⽣成PCB的话就⽆需编写这个⽂件,这个⽂件主要是⽤来描述零件的⼀些属性,⽐如PIN的个数,封装类型,定义功能等等!以下是⼀个实例,可以参考进⾏编写:74F00.txt(DEVICE FILE: F00 - used for device: 'F00')PACKAGE SOP14 ? 对应封装名,应与symbol相⼀致CLASS IC ? 指定封装形式PINCOUNT 14 ? PIN的个数PINORDER F00 A B Y ? 定義Pin NamePINUSE F00 IN IN OUT ? 定義Pin 之形式PINSWAP F00 A B ? 定義可Swap 之PinFUNCTION G1 F00 1 2 3 ? 定義可Swap 之功能(Gate) PinFUNCTION G2 F00 4 5 6 ? 定義可Swap 之功能(Gate) PinFUNCTION G3 F00 9 10 8 ? 定義可Swap 之功能(Gate) PinFUNCTION G4 F00 12 13 11 ? 定義可Swap 之功能(Gate) PinPOWER VCC; 14 ? 定義電源Pin 及名稱GROUND GND; 7 ? 定義Ground Pin 及名稱END⼆.⽣成⽹表以orCad⽣成⽹表为例:在项⽬管理器下选取所要建⽴⽹络表的电路图系■Tools>>Create Netlist…■或按这个图标:有两种⽅式⽣成⽹表：◆按value值(For Allegro).◆按Device 值(For Allegro)◆按value值建⽴⽹络表1.编辑元件的封装形式在Allegro元件库中value形式为“!0_1uf__bot_!”，在ORCAD元件属性中已有相应value项“0.1uf (bot)”。

一、概述在PCB设计中，BGA（Ball Grid Array）封装是一种常见的封装类型，其走线技巧对于保证电路的稳定性和可靠性至关重要。

而Allegro软件作为一款专业的PCB设计软件，其在BGA走线技巧方面拥有丰富的功能和经验。

本文将结合Allegro软件，介绍BGA走线的相关技巧。

二、BGA走线的特点1. 焊球密集：BGA封装的焊球数量通常非常密集，要求在有限的空间内进行走线，因此在BGA走线时需要考虑如何合理利用每个焊球的连接。

2. 短丝走线：BGA封装内部的焊球通常距离很近，需要进行较短的走线以连接相邻的焊球，走线难度大。

3. 平面层分布受限：由于BGA封装的封装形式，平面层的分布受到限制，需要合理设计BGA的平面层连接。

三、BGA走线的技巧1. 使用阵列方式布局BGA焊盘。

将BGA焊盘布局为规整的阵列，有助于统一焊盘的位置，使得整体布线更加有规律。

2. 使用相对短的走线连接相邻焊盘。

尽量利用相对短的走线来连接相邻的焊盘，可以减少走线的长度，提高信号的传输速率和稳定性。

3. 均匀分布信号线。

在BGA走线时，尽量将信号线均匀地分布在BGA焊盘周围，可以有效减少信号线的堆积，提高整体的走线效率。

4. 合理进行平面层连接。

由于BGA走线时平面层的分布受限，需要合理设计平面层连接方式，使得平面层的连接更加稳定可靠。

四、Allegro中BGA走线的操作1. 创建BGA焊盘阵列。

在Allegro中可以通过BGA Wizard等工具快速创建BGA焊盘的阵列布局，便于后续的走线操作。

2. 使用自动布线工具。

Allegro提供了丰富的自动布线工具，包括差分对、信号完整性等功能，可以帮助工程师快速完成BGA走线，提高工作效率。

3. 使用多层布线功能。

Allegro软件中的多层布线功能可以帮助工程师更好地利用PCB多层结构，进行BGA走线，提高走线的密度和稳定度。

五、总结在PCB设计中，BGA走线是一个相对复杂的问题，需要工程师具备一定的经验和技巧。

ALLEGRO使用教程一． PCB窗口介面介绍运行PCB EDIT 出现对话框注：不同的选项能实现的功能有所不同，一般P C B画板时选择A l l e g r o E x p e r t1.P C B介面2.工具栏其中工具栏的图标在相应的菜单栏中都可以找到，其对应关系如下：红色的文字对应菜单栏的选项。

如果工具栏图标太多或者太少，可以通过菜单View=>Customization=>Toolbar 自己增加或者减少一些不常用的图标3．控制栏说明控制栏主要有三大选择项：Option、Find 和Visibility通过控制面板的Option 标签可选择被激活的类或子类，在Allegro 数据库中，所有元素都有一个类属性（CLASS）或子类属性（SUBCLASS）。

通过控制面板的Find 标签，可以选择各种元素，如Nets、Lines、Vias等，当执行各种命令时，都需要在Find 标签中选择好相应的元素。

以移动命令为例，说明一下“Find”选项含义。

选择菜单Edit=>Move，再看“Find”选项如图所示，其中有多个复选框可供选择，想移动什么东西，一定要将其对应的复选框钩上“√”，比如，如果想要移动元件，首先点击一下“All Off”按钮，关闭所有的复选框，然后再将复选框“Symbols”钩上“√”，就可以对元件进行移动了。

如果要查看某个元件的信息，可以通过Display->Element，或单击图标，然后在Find 标签中选择好相应的元素。

通过控制面板的Visibility 标签，可以选择Etch 、Pin、Via、DRC 的各个子类的可视性。

“Visibility”下的“Views”可以用于快速切换窗口显示，其中的列表项内容是在进行过光绘的输出设置之后，就可以显示出来。

“Visibility”下的“layer”的意思就是对各层进行打开或者关闭显示，将小方框里打上“√”表示打开这层的显示，取消“√”表示不显示该层。

allegro软件常用功能操作技巧allegro软件常用功能操作技巧汇总Allegro是Cadence推出的先进PCB 设计布线工具。

下面店铺准备了关于allegro软件常用功能操作技巧汇总的文章，提供给大家参考!1.在allegro中怎样移动元件的标识edit-->move,右边find面板只选text~~~2.allegro 查找元件的方法按F5 然后在Find 面板，Find by name 下面选Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件3.allegro 如何将元件元件到底层edit---mirror,find栏选SYMBOL和TEXT4.在Allegro中如何更改字体和大小(丝印，位号等)配置字体:allegro 15.2:setup->text sizestext blk:字体编号photo width: 配置线宽width,height:配置字体大小改变字体大小：edit->change，然后在右边控制面板find tab里只选text(只改变字体)然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。

最后选你准备改变的TEXT。

框住要修改的所有TEXT可以批量修改allegro 16.0: setup->design->parameter->text->setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小改变字体大小：edit->change，然后在右边控制面板find tab里只选text(只改变字体)然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。

class->ref des->new sub class->silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改, 注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom--------------------------------------------------------------------在建封装的时候可以设定5.如何allegro在中取消Package to Package Spacing的'DRC 检测setup -> constraint -> design constraints -> package to package ->off6.fanout by pick 的用途route->fanout by pick给bga自动的打via，对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔7.No Placement Grid was found 的处理方法edit -> z-copy -> option->package keepin层 -> offset =40 或者 Setup -> Area -> Package KeepinROUTING KEEPIN 一般内移40MIL,PACK AGE KEEPING 一般内移120MIL8.在 PCB Editor 启动 Specctra的方法点击菜单 route ->route Editor 启动9.ERROR Unable to open property mapping file: devparam.txt.ERROR Unable to open property mapping file: devparam.txt.解决方法PSpice->Edit Simulation Profile-> Configuration Files->Library-> Library path->(toolspspicelibrary)下载全文。

allegro 指定地和电源收起飞线处理方法"allegro 指定地和电源收起飞线处理方法"在PCB设计中，allegro 是一种常用的EDA（电子设计自动化）软件工具，用于布局、布线和验证电路板设计。

在设计复杂的电路板时，常常需要使用分立电源，而分立电源的设计则需要进行指定地和电源收起飞线处理。

本文将一步一步回答如何在allegro 中进行指定地和电源收起飞线处理。

第一步：准备工作在开始指定地和电源收起飞线处理之前，确保已经完成以下准备工作：1. 已经完成PCB 设计的布局和布线工作。

2. 已经创建了所有必要的电源和地层，这些层可以通过在Allegro PCB Editor 中创建。

通常，在设计中使用内层2和内层3作为电源和地层，并将这些层分配给电源和地域连接。

第二步：创建电源引脚和地引脚在Allegro PCB Editor 中，创建电源引脚和地引脚并分配到相应的层上，用于确定电源的连接点和地点的位置。

可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Design > Create > Component Symbol 或者使用快捷键S。

2. 弹出的Component Symbol Editor 窗口中，选择Power Symbols 或Ground Symbols，将电源引脚和地引脚分别拖放到合适的位置。

3. 在Properties 对话框中，将引脚分配给相应的电源和地层。

可以使用内层2和3作为电源和地层，这些层可以通过调整层次分配来确定。

第三步：创建电源和地网络在Allegro PCB Editor 中，创建电源和地网络以供信号线连接到电源和地点。

可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Route > Connect > Power or Ground Network 或者使用快捷键N。

2. 弹出的Power or Ground Plane Drawing 工具栏中，选择需要的电源或地层。

平台的PCB设计分割技术提供了同步设计功能，其功能可缩短布线时间，并加速产品更早的上市。

强大的基于形状的走线推挤功能带来了高生产效率的互联环境，同时可实时地显示长度和时序容限。

动态铺铜功能提供了在放置和布线迭代时的实时铺地填充和修复功能。

该PCB编辑器还可以产生全套底片加工、裸板装配和测试输出，包括Gerber274x、NC drill和各种格式的裸板测试。

（见图1）图1：Cadence PCB设计解决方案集成了从简单到复杂PCB设计所需的所有工具约束管理约束管理系统实时地显示了物理/间距和高速规则以及它们的状态（根据设计当前所处的状态），并且可适用于设计过程的任一阶段。

每个工作表提供了一个电子数据表界面，能够让用户以层级的方式进行定义、管理和确认不同的规则。

这种强大的功能应用可以让设计师用图形创建、编辑和评估约束集，使其作为图形的拓扑结构，当作理想的实现策略的电子蓝图。

一旦约束被提交到数据库中，它们就可被用来驱动信号线的放置和布线过程。

该约束管理系统是完全集成到PCB编辑器中，而约束可以随着设计过程的进行而被实时地确认。

确认过程的结果是用图形化的方式表示约束条件是否满足，满足约束用绿色显示，不满足约束就用红色显示。

这可使设计师可以及时地看到设计的进度，以及因电子数据表中任何设计变动而产生的影响。

虑并满足EMS规则，以提高设计师的设计速度和效率。

DFA(可装配型设计)分析（Allegro PCB Design XL和GXL有提供）实现了在互动式元件放置时，实时地进行DFA规则检查。

基于一个器件类型和封装排列的二维电子表格，DFA可以实时地检查器件的边到边、边到端或端到端的距离是否违反最小要求，使得PCB设计师可以同步地放置元器件以实现最优的可布线性、可生产性和信号时序要求。

布战略规划和设计意图（GRE—global rountingenvironment）全局布线引擎对其加以处理。

使用互联提取功能降低了系统需要处理的元件数量。

ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。

CadenceAllegro教程-17个步骤Allegro教程-17个步骤Allegro® 是Cadence 推出的先进 PCB 设计布线工具。

Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。

Allegro 拥有完善的Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。

软件中的 Constraint Manger 提供了简洁明了的接口方便使用者设定和查看 Constraint 宣告。

它与 Capture 的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。

Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。

或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。

用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture 线路图中，线路图修改后也可以非常方便地更新到Allegro 中；用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。

对于业界所重视的铜箔的绘制和修改功能，Allegro 提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。

A l l e g r o P C B布线PCB布线孙海峰在PCB设计的整个过程中，布线时非常重要的一环，无论是原理图的绘制工作，还是后期网表的导入和PCB板布局工作，都是为了实现布线工作做准备的。

在Cadence平台中，布线方式分为自动布线和手动布线两种。

通常简单电路用自动布线，而复杂电路则采用手动布线，设计者可以根据自己的设计要求，制定合适的设计规则，然后进行自动布线或者严格的手动布线。

下面从这两个方式入手，来了解Allegro PCB Editor平台下的电路板布线工作。

一、自动布线自动布线的布通率取决于布线前的准备工作，即电路板的布局和布线规则的设置。

一般先要进行探索式布线，连通短线，然后进行迷宫式布线；先对电路板进行全局布线，再根据需要进行布线路径优化，试着重新布线用来改进整体效果，必要时，对比较严格的连线进行手动布线。

1、自动布线规则设置Cadence为设计者提供了强大的自动布线器，在PCB自动布线之前，设计者需要根据要求设置布线规则，在Allegro PCB平台中，所有PCB设计规则，都由Allegro Constraint Manager进行编辑和管理。

（1）查看之前设计中定义的规则要更好的进行规则设置，必须先了解已经设定的设计规则。

在Allegro PCB Editor工作界面中，执行Edit/Properties命令，在Find窗口点击More 按钮，弹出Find by Name or Property对话框，如下图。

在Object type栏选择Property，Available objects列表下将显示之前设计中已经设定过的规则，选择属性至Selected objects列表如下图。

点击Apply按钮，将同时弹出Edit Property和Show Properties两个对话框，其中Edit Property中列出相关属性，并可对参数进行设置；Show Properties中列出电路中元件、功能、网络的所有相关属性。

4.2 布线规则设置布线约束规则是PCB布线中很重要的一步工作，规则设置和好坏直接影响到PCB信号的好坏和工作效率。

布线规则主要设置的是差分线，线宽线距，等长匹配，过孔等等。

下面一步一步设置这些规则。

约束规则在约束管理器中设置。

选择菜单 Setup->Constraints->Constraint Manager。

或者直接点击工具栏上的图标按钮打开约束管理器，如图4.5所示。

图4.5 打开约束管理器打开约束管理器后的界面如图4.6所示。

图4.6 约束管理器可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。

在左边共有6个工作表，而一般只需要设置前面四个工作表的约束就可以了，分别是Eelctrical、Physical、Spacing、Same Net Spacing。

分别对应的是电气规则的约束、物理规则的约束，如线宽、间距规则的约束(不同网络)、同一个网络之间的间距规则。

为了能更好的使用约束管理器，先做一点基本概念的解释。

4.2.1 对象(object)对象是约束所要设置的目标，是具有优先级的，顶层指定的约束会被底层的对象继承，底层对象指定的同样约束优先级高于从顶层继承下来的约束，一般尽量在顶层指定约束。

最顶层的对象是系统system，最底层的对象是管脚对pin–pair。

对象的层次关系依次为：系统(system)-> 设计(Designe)-> 总线(bus)->网络类(net class)->总线(bus)-> 差分对(differential pair)-> 扩展网络/网络(Xnet)-> 相对或匹配群组(Match group)-> 管脚对(Pin pair)(1)系统(system)系统是最高等级的对象，除了包括设计（比如单板）之外，还包括连接器这些设计的扩展网络、互连电缆和连接器。

在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB 中，以布线的设计过程限定最高，技巧最细、工作量最大。

PCB布线有单面布线、双面布线及多层布线。

布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。

必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。

自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。

一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。

并试着重新再布线，以改进总体效果。

对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。

1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。

所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。

对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：众所周知的是在电源、地线之间加上去耦电容。

单单一个电源层并不能降低噪声，因为，如果不考虑电流分配，所有系统都可以产生噪声并引起问题，这样额外的滤波是需要的。

通常在电源输入的地方放置一个 1 ～ 10μF 的旁路电容，在每一个元器件的电源脚和地线脚之间放置一个 0.01 ～ 0.1μF 的电容。

allegro差分对布线规则中的每个参数的意思Allegro是一款广泛应用于电子设计自动化（EDA）领域的PCB设计软件，其强大的差分对布线功能在高速信号设计中尤为突出。

在使用Allegro进行差分对布线时，需要遵循一定的规则，并设置多个参数以确保信号完整性。

本文将对这些参数进行详细解析，以帮助读者更好地理解其意义。

一、差分对布线规则参数概述在Allegro中，差分对布线规则主要包括以下参数：1.差分对名称（Diff Pair Name）2.差分对层（Diff Pair Layer）3.差分对间距（Diff Pair Spacing）4.差分对宽度（Diff Pair Width）5.差分对长度匹配（Diff Pair Length Match）6.差分对阻抗（Diff Pair Impedance）二、各参数意义解析1.差分对名称（Diff Pair Name）差分对名称用于标识差分对，方便在布线过程中对其进行识别和管理。

差分对名称应具有一定的意义，便于理解。

2.差分对层（Diff Pair Layer）差分对层用于指定差分对所在的布线层。

通常情况下，差分对应在同一层进行布线，以减小层间耦合对信号完整性的影响。

3.差分对间距（Diff Pair Spacing）差分对间距是指差分对两个信号线之间的距离。

合适的间距有助于减小信号线之间的相互干扰，提高信号完整性。

通常，差分对间距应大于等于两倍线宽。

4.差分对宽度（Diff Pair Width）差分对宽度是指差分对两个信号线的宽度。

在高速信号设计中，差分对宽度对信号完整性有很大影响。

通常，差分对宽度应保持一致，以减小信号线之间的阻抗差异。

5.差分对长度匹配（Diff Pair Length Match）差分对长度匹配是指差分对两个信号线的长度差异。

在高速信号设计中，长度匹配对信号完整性至关重要。

为了减小信号延迟和相位差，应尽量使差分对两个信号线的长度相等。

allegro 指定地和电源收起飞线处理方法-回复【allegro 指定地和电源收起飞线处理方法】在PCB（Printed Circuit Board，印刷电路板）设计过程中，集成电路的布线是非常重要的一步。

在进行布线时，往往需要处理到处飞线的情况。

本文将针对这一问题，以allegro软件为例，详细介绍如何进行指定地和电源收起飞线的处理方法。

1. 打开allegro软件并创建新的工程。

进入allegro主界面后，点击File 菜单，选择New Project，然后选择一个适当的工程文件夹以及工程名字，并确定。

2. 进入PCB编辑界面。

在allegro主界面的Project Manager窗口，选中新创建的工程，并在右键菜单中选择Open。

进入工程编辑界面后，可以在左侧的Design Hierarchy窗口中，看到PCB设计的各个层级。

3. 导入设计文件。

点击File菜单，选择Import，然后选择需要导入的设计文件。

在弹出的对话框中，选择合适的选项并确定。

导入后的文件会出现在左侧Design Hierarchy窗口中。

4. 进行元件放置。

在Design Hierarchy窗口中选择需要进行布线的电路板文件，然后在菜单栏中点击Place，再选择Place Component。

在弹出的对话框中，选择要放置的元件库，并选中待放置的元件，然后确定。

在PCB编辑界面中，鼠标左键单击放置元件，并通过键盘的方向键来调整元件的方向和角度。

依次放置所有元件，完成电路板的布局。

5. 进行连线连接。

在PCB编辑界面中，点击Route菜单，并选择Start Route。

然后在弹出的对话框中，选择Signal Layers，并确定。

鼠标左键单击需要连线的起始点，然后移动鼠标到连接的终点处，并再次左键单击。

重复这一步骤，直到完成所有的连线。

6. 处理飞线。

在完成所有的连线后，往往会出现一些连接线过多的区域，即飞线现象。

为了提高电路板的布线效果，需要对这些飞线进行处理。

PCB布线4.3布线布线前可先将网格设置成合适的参数，具体操作过程可以参考前面的章节，这里就不重复了。

4.3.1手工拉线首先点击工具栏左上角的图标按钮，将模式切换到Etchedit模式。

然后点击左边的Find按钮，在弹出的面板中，点击All On按钮，将该模式下的所有对象选中。

如图4.55所示。

图4.55Find面板在allegro中拉线是一件很轻松的事情，方法有很多种，下面介绍三种常用的方法。

(1)选择Route->Connect菜单如图4.56所示。

或者直接点击工具栏左边的图标按钮。

图4.56Add Connect菜单点击右边的Options按钮，弹出布线的Options面板。

如所示。

图4.57布线的Options面板·Act中显示的为当前的层；·Alt显示的为将要切换到的层；·Via中显示为选择的换层时用的过孔；·Net中显示当前走线的网络，如果点击了某个管脚，即开始布线，则显示该网络名称，否则显示的是Null Net；·Line Lock中显示的是走线的形式和走线时的拐角。

走线形式有Line(直线)和Arc(弧线)两种；走线拐角有Off(无拐角)、45(45°拐角)、90(90°拐角)；·Miter显示管脚的设置，如图 4.57中1x width和Min表示斜边长度至少为一倍的线宽，但当在Line Lock中选择了Off时此项就不会显示；·Line width显示的是设置的线宽大小；·Bubble显示的为推挤走线的方式。

其中Off为关闭推挤功能；Hug only为当前走的线遇到已存在的线的时候采取绕过的方式，即原来的线不动。

Hug preferred，已存在的线“拥抱”新走的线；Shove preferred已存在的新走的线推挤；·Shove vias显示的为推挤过孔的方式。

1．怎样建立自己的元件库？建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。

在Concept_HDL的component－>add，点击search stack，可以加入该库。

2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？8建立好一个元件库时，首先要先保存，保存尽量选择 save view。

在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view! e$ c& u3 W( V5 x. Y2 U会保留改动后的外形。

3．如何建part库，怎么改变symbol中pin脚的位置？在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pinpackage中a， Name : pin’s logical name不能重复b， pin : pin的标号，原理图中backannotate后相应的标号c， pin type: pin脚的类型（input，output等，暂可忽略）d， active：pin的触发类型 high(高电平)，low（低电平）e， nc：填入空脚的标号f， total：此类型的所有pin脚数:g，以下暂略0symbol中：a， logical name：对应package中的name2b， type：对应package中的type6c， position：pin脚在器件中位置（left , right , top , bottom）d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中"的gnd1和gnd2都可设为gnd）e， active：对应package中的active修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：a， package中相应pin的标号和name)b， pin的active类型c， symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。

NOVNAH2009-03-10Allegro Interface 电路板设计流程 Symbol 的制作 导入Netlist 摆放原件布局 布线 CopperGerberOUTH AN VO NAllegroAllegro是cadence公司的一款非常优秀的PCB设计软件。

NOVNAHInterface指令区 menu bar 图标区 icon ribbon 控制盘 control panel 工作区 design window 状态区 status window 命令区 consol windowFILE文件名规则.dra ：做的物理封装的后缀名。

但是生成flash之后也可以保存成.psm.dra后缀的，这样的flash是可以在Allegro中打开的，如果只存成.psm文件，那在Allegro 中不能打开。

.psm ：flash的后缀名。

H AN VO N.brd：是PCB板的后缀名。

机械尺寸mechanical symbols也是这种后缀。

.art：出片文件的后缀名。

钻孔文件是一个.txt文件，里面写的是钻孔的尺寸以及坐标。

.cpm：Concept HDL的原理图的后缀名。

.log：记录后缀名，比如生成网络表是产生错误的记录，等。

.pad：焊盘后缀名.opj：Capture CIS工程。

.OLB：capture库.DSN：capture文件，原理图文件.DRC：原理图检查报告。

DSIPLAY颜色及显示管理NOVNAH查看对象的属性：Display——element或者F5或者快捷工具图标。

i (informationSETUP层叠设置：H AN VO N约束设置：ROUTERH AN VO N显示控制 布线工具 调整工具电路板设计流程H AN VO NSymbol的制作：Symbol 的属性：H AN V O N做PADPad的结构： 通孔焊盘结构H AN VO N1 Regular Pad，规则焊盘（正片中）。