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Cadence 工具介绍
Allegro PCB Editor
用于创建修改设计文件，是主要的设计工具。
可以单独启动，也可以在工程管理器中启动。
有两种模式：layout mode 和symbol creation mode。
当我们进行手工布局布线时，就工作在layout mode模式下。
symbol creation mode中可以创建及修改Package symbol、mechanical symbol、format symbol、shape symbol、flash symbol。
Padstack Designer
创建及修改焊盘panstacks
Allegro在创建零件封装时，焊盘需要单独设计，必须使用这个工具先创建焊盘。
DBDoctor
用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修改错误。
在生成光绘文件前必须进行DBDoctor检查。
Allegro Constraint Manager
Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间距，线长，线宽等。
可以与AllegroPCB Editor和Allegro PCB SI等完美集成，非常方便进行交互设计。
Allegro PCB SI
电路板信号完整性仿真工具，反射、串扰等噪声分析。
布线前后都可以使用，布线前主要进行约束规则的开发。
Allegro PCB PI
电源完整性仿真工具。
(15.7版本)不能仿真电源平面分割情况，可用其他工具替代。
工具之间的关系。
Cadence软件介绍Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。
Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。
Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。
Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。
下面主要介绍其产品线的范围。
1、板级电路设计系统。
包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。
包括：A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
B、Check Plus HDL原理图设计规则检查工具。
（NT & Unix）D、Allegro Expert专家级PCB版图编辑工具（NT & Unix)E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具F、SigNoise信噪分析工具G、EMControl 电磁兼容性检查工具H、Synplify FPGA / CPLD综合工具I、HDL Analyst HDL分析器J、Advanced Package Designer先进的MCM封装设计工具2、Alta系统级无线设计这部分包括：A、SPW (Cierto Signal Processing Work System)信号处理系统。
可以说，spw包括了matlab的很多功能，连demo都有点象。
它是面向电子系统的模块化设计、仿真和实现的环境。
它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。
CADENCEPCB设计布局与布线CADENCEPCB设计工具是电子工程师在进行PCB电路板设计时经常使用的软件。
其强大的功能使得设计师可以进行布局和布线，确保电路板的性能和可靠性。
下面将详细介绍CADENCEPCB设计的布局和布线过程。
首先是布局过程。
布局是指在PCB上放置电子元器件和确定它们之间的物理布置。
布局的目标是优化电路板的性能、减小电磁干扰并提供良好的散热。
以下是CADENCEPCB设计中的布局步骤：1.确定布局约束：首先，设计师需要根据电路的要求和特定的应用环境，确定布局的约束条件，如电源分配、信号完整性、热管理等。
这些约束条件将指导接下来的布局和布线过程。
2.放置电子元器件：根据电路图和设计要求，将电子元器件在PCB上进行合理的放置。
重要的因素包括元器件之间的物理距离，信号和电源线的长度和走向，以及避免冲突和干扰的布局。
3.优化布局：在放置元器件之后，设计师需要优化布局，以确保信号完整性。
这包括优化电源和地平面的布置，减小信号线的长度和交叉，并提供良好的散热条件等。
4.电源和地平面设计：在布局过程中，需要合理设计电源和地平面，以提供足够的电源稳定性和地电流供应。
这需要将电源和地线走线得当，并采用合适的电容和电感等元件进行滤波和终端处理。
接下来是布线过程。
布线是指设计师将电子元器件之间的连线进行优化和优化，以确保信号的完整性、最小化电磁干扰并满足设计约束条件。
以下是CADENCEPCB设计中的布线步骤：1.设计路由规则：在进行布线之前，设计师需要制定一个路由规则，包括最小线宽和线间距、阻抗控制、信号类型和电源线与地线的关系等。
这些规则将指导后续的布线过程。
2.自动布线：CADENCEPCB设计工具提供了自动布线工具，可以根据预先设定的规则和优化目标，自动生成布线方案。
设计师可以根据需要进行调整和优化。
3.手动布线：对于一些复杂的板线、高速信号或特殊需求，手动布线是必要的。
对于这些情况，设计师需要手动布线，根据设计约束和优化目标，确定线路的走向和走线方式，并避免冲突和干扰。
Cadence软件介绍Cadence 就是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计与PCB 板设计。
Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。
下面主要介绍其产品线的范围。
1、板级电路设计系统包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑与自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。
包括:A、Concept HDL原理图设计输入工具, 有for NT与for Unix的产品。
B、Check Plus HDL原理图设计规则检查工具。
(NT & Unix)D、Allegro Expert专家级PCB版图编辑工具(NT & Unix)E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具F、SigNoise信噪分析工具G、EMControl 电磁兼容性检查工具H、Synplify FPGA / CPLD综合工具I、HDL Analyst HDL分析器J、Advanced Package Designer先进的MCM封装设计工具2、Alta系统级无线设计这部分包括:A、SPW (Cierto Signal Processing Work System)信号处理系统。
可以说,spw包括了matlab的很多功能,连demo都有点象。
它就是面向电子系统的模块化设计、仿真与实现的环境。
它的通常的应用领域包括无线与有线载波通信、多媒体与网络设备。
在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计与硬件综合的理想环境。
它里面非常有意思的就就是信号计算器。
B、HDS (Hardware Design System)硬件系统设计系统它现在就是SPW的集成组件之一。
包括仿真、库与分析扩展部分。
Cadence软件介绍Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。
Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。
Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。
下面主要介绍其产品线的范围。
1、板级电路设计系统包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。
包括：A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
B、Check Plus HDL原理图设计规则检查工具。
（NT & Unix）D、Allegro Expert专家级PCB版图编辑工具（NT & Unix)E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具F、SigNoise信噪分析工具G、EMControl 电磁兼容性检查工具H、Synplify FPGA / CPLD综合工具I、HDL Analyst HDL分析器J、Advanced Package Designer先进的MCM封装设计工具2、Alta系统级无线设计这部分包括：A、SPW (Cierto Signal Processing Work System)信号处理系统。
可以说，spw包括了matlab的很多功能，连demo都有点象。
它是面向电子系统的模块化设计、仿真和实现的环境。
它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。
在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。
它里面非常有意思的就是信号计算器。
B、HDS (Hardware Design System)硬件系统设计系统它现在是SPW的集成组件之一。
包括仿真、库和分析扩展部分。
本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。
首先输入 8位全加器 verilog 代码:
module adder8(Cout,S,A,Cin;
output Cout;
output [7:0]S;
input [7:0]A;
input [7:0]B;
input Cin;
reg [8:0]SUM;
reg [7:0]S;
reg Cout;
wire [7:0]A,B;
always @(Aor B or Cin
begin
SUM [8:0]=A+B+Cin;
S =SUM [7:0];
Cout =SUM [8];
end
endmodule
打开综合工具 DC (psyn_gui&
File->Read..
读入代码
File->Setup..设置 3
个相关工艺库将带红色 *号的 3
个库设置如下图 Design->CompileDesign.. 编译
Schematic->NewDesign Schematic View..
可以看到综合后的顶层结构通过双击 C1模块还可以看到全加器的门级结构
为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v 门级网表。
在 psyn_gui-xg-t>
后输入如下命令
下面进行自动布局布线 (一下有路径出现的地方要特别注意打开 Silicon Ensemble (sedsm
&
File->Import->LEF… 导入库的转换格式
注意此文件的路径!
File->Import->Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时信息
这里去掉后面的!
继续 File->Import->Verilog… 导入网表 adder8_nl.v
(此处要先删掉第一个工艺库这里要加上顶层模块名 adder8
Floorplan->InitializeFloorplan…
准备工作完成开始布局布线
点击 Variables 将里面的 PLAN.LOWERLEFT.ORIGIN 由 FALSE 改为 TURE
Edit ->Add ->Row… Area 的区域可以直接点击 Area 并在图上拖拽,并使其大小与芯
片核一致
File->Saveas… 保存为 fplan
Route->PlanPower… 设置电源环在 Plan Power 窗口中点击 Add
Rings…
Place->Ios…
放置输入输出
Place->Cells…
放置单元
Place->FillerCells->AddCells…
Route->RoutePower->FollowPins… 添加管脚(金属线宽设为 1.8 Route->Wroute…
布线
View->DisplayOptions… 检查管脚名设置 Pin 为 ON
File->Export->DEF… 命名为
adder8_wrouted.def
打开 icfb &
再导入 DEF
文件之前要确保你有如下图中的一些库文件
File->Import->DEF…
Enter “ tutorial ” for Library Name, “ adder8” for Cell Name, and “ autoRouted ”
for View Name.
打开 View 中的
autoRouted
Design->Save..
Tool->Layout..将提取图转换为版图,这里需要改变几个参数 Edit->Search..点击Add Criteria
然后做如下图的几个改动
Apply Replace All
Design->Save
As..
现在就可以打开 layout 了
DRC… 熟悉吧! !。
