allegro布线的注意事项

Cadenceallegro16.5使用技巧问题总结1.ALLEGRO 自动布线后,为直角调整成45度角走线：Route-Gloss-Parameters-Convert corner to arc。

2.ALLEGRO系统菜单字体太小修改：Setup-User Preferences Editor-Ui-Fonts-fontsize中Value改大点，默认12改为14就差不多了。

3.隐藏覆铜：Setup-User Preferences Editor-Display-shape_fill-no_shape_fill打钩。

覆铜设置Shape-Global Dynamic Parameters.动态填充方式：Smooth、Rough、Disable ,Smooth完全显示避让效果,Rough：铜皮避让显示不完全, Disabled：不显示铜皮避让效果。

覆铜时可以先采用后两种，可以加快布线及DRC检查的速度，但是出Artwork时,通过Update to Smooth转换成过来。

动态铜皮的避让间距Clearances-Thru pin-Oversize value加10mil其他默认。

合并两块铜皮：Shape-Merge Shapes然后分别点击这两块铜皮。

4.添加测试点：Manufacture-Testprep-Automatic进行设置。

5.allegro布线完成后，对一些要进行修改调整Route-Slide,有三种模式可以选择。

6.撤销已经放置好的元件，框选元件右键Unplace component。

7. 在摆放元件时为方便需要关闭飞线：Display–Blank Rats–All 。

8.查找某一元件，Find对话框-Find By Name-Symbol(or Pin)-name输入元件名，Enter.9.约束规则设定：Setup-Constraints-Constraint Manager进行设置。

A l l e g r o教程之基本规则设置布线规则设置线宽及线间距的设置-CAL-FENGHAI.-(YICAI)-Company One1在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。

比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢本文就对 Allegro 种的基本规则设置做一个详细的讲解。

注：本文是基于 Allegro 15 版本的。

对于16版本不适用。

首先需要打开规则管理器，可通过以下三种方式打开：一、点击工具栏上的图标。

二、点击菜单Setup->Constraints三、在命令栏内输入 "cns" 并回车打开的规则管理器如下：在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。

一般我们都默认开启。

可以实时查看产生的 DRC 错误，并加以修正。

接下来的 Spacing rule set 是对走线的线间距设置。

比如对于时钟线、复位线、及高速查分线。

我们可以再这里面加一规则，使其离其它信号线尽可能的远。

Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。

例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。

现针对一个时钟及电源，分别设置间距规则和物理规则。

首先筛选网络，对于需要设置线间距规则的网络赋上 Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上 Net_Physical_type 。

而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。

本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：点击菜单 Edit->Properties然后在右侧 Find 一栏中选择 Nets 。

ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。

Allegro Layout 注意事项：一、导入结构图，网络表。

根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOAT区。

二、布局，摆元器件。

设置W/S 走线规则三、画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层Shape板边比GND层内缩40 MIL）四、布线1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线）A、进出CHIP(集成电路芯片) 的TRACE要干净平顺B、进出Connector 时要每一颗EMI零件顺序走过C、Connector的零件区内走线，Placement净空（只出不进）2、高速信号走线：泛指FSB、DDR、等信号A、表层走线尽量短，绕等长时以内层为主。

B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT）C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出D、请看Guideline 处理走线（避免设置时的失误）3、BGA走线注意事项：A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。

BGA中以区块走线的方式，非其本身的信号不要进入。

B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。

C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK4、CLK信号走线：A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANEB、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA，CLK Generator的GND PIN可以内引接到SHAPE上，5、SHAPE 注意事项：A、板上大电流信号的SHAPE （例如：+VBAT、+VAC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。

Allegro使用技巧这几个分别是通用，布局，布线。

右键不一样，注意区别，最后一个是修剪直角。

Allegro技巧有太多了，就先选择我们会用到的10个类型。

Allegro封装神器FPM,写进教科书的网友作品。

快速生成封装。

•快速丝印丝印摆放总共分三步。

第一步调整统一大小先打开丝印层。

选择Edit-change，在find中只选择text，options中只选择text block并设置成自己需要的字体。

框选左右丝印。

第二步全部居中Manufacture-label Tune弹出label tune：配置如上，框选所有字体。

字体自动对齐器件中心。

如果没有label Tun选型，选择file-change edit勾选allegro productivity toolbox第三步放到合适位置可以第二步中的Center text设置好便宜距离之后，框选对应字体，对于0603元件通常短边60，长边110。

对于不规则或者密集器件，只能手动摆放。

•器件对齐除了选择大个网格摆放对齐外，对于高密度板，我们可以利用allegro的对齐功能进行器件对齐1.选择第二个placementedit2.框选需要对齐器件后，右键选择Align components 根据需要选择对齐模式，同时可以通过equal spaceing选择间距。

•Env文件Env可以快速的配置快捷键，比如实现AD里面的“空格”旋转器件（这里设置的是R）。

我们通常配置为全局量。

位置在...\Cadence\SPB_Data\pcbenv 下，直接替换即可。

替换前注意保存原来的set padpath等路径。

不然替换后还要重新设置路径。

快捷键有两种alias和funckey，Alias对于字母、数字类快捷键需要回车才会执行，Funckey则无需回车。

部分设置如下：funckey A slide #修线funckey B unrats net #关掉网络飞线funckey C change #改变属性funckey D shape select #修改铜皮funckey E add line #添加没有电气属性的线funckey F Delay Tune #等长蛇形线funckey G define grid #格点设置funckey H hilight #高亮funckey I zoom in #放大funckey J dehilight #取消高亮funckey K swap components #器件位置交换funckey L mirror #镜像funckey M move #移动funckey N show element #查看属性funckey O zoom out #缩小funckey P show measure #测距funckey Q done #完成funckey R angle 90 #旋转90funckey S shape add #添加铜皮funckey T text edit #文本编辑funckey U Assign Color #用颜色高亮funckey V rats net #打开网络飞线funckey W add connect #走线funckey Y Shape Edit Boundary #切割铜皮funckey Z align components #对齐使用注意事项，1.大小写匹配，2.输入快捷键前没有输入其他字母，可以在cmmand栏查看•增加组同样在placementedit下选中需要设置为同一组的元件，右键add to group，这样在移动的时候在find中选中groups，就可以一起移动了•相似布局对于具有相似的元件特别是电源电路，我们可以利用allegro的相似布局功能，快速布局1.先补好一组布局，右键place replicate create，再次右键选择done。

一、概述在PCB设计中，BGA（Ball Grid Array）封装是一种常见的封装类型，其走线技巧对于保证电路的稳定性和可靠性至关重要。

而Allegro软件作为一款专业的PCB设计软件，其在BGA走线技巧方面拥有丰富的功能和经验。

本文将结合Allegro软件，介绍BGA走线的相关技巧。

二、BGA走线的特点1. 焊球密集：BGA封装的焊球数量通常非常密集，要求在有限的空间内进行走线，因此在BGA走线时需要考虑如何合理利用每个焊球的连接。

2. 短丝走线：BGA封装内部的焊球通常距离很近，需要进行较短的走线以连接相邻的焊球，走线难度大。

3. 平面层分布受限：由于BGA封装的封装形式，平面层的分布受到限制，需要合理设计BGA的平面层连接。

三、BGA走线的技巧1. 使用阵列方式布局BGA焊盘。

将BGA焊盘布局为规整的阵列，有助于统一焊盘的位置，使得整体布线更加有规律。

2. 使用相对短的走线连接相邻焊盘。

尽量利用相对短的走线来连接相邻的焊盘，可以减少走线的长度，提高信号的传输速率和稳定性。

3. 均匀分布信号线。

在BGA走线时，尽量将信号线均匀地分布在BGA焊盘周围，可以有效减少信号线的堆积，提高整体的走线效率。

4. 合理进行平面层连接。

由于BGA走线时平面层的分布受限，需要合理设计平面层连接方式，使得平面层的连接更加稳定可靠。

四、Allegro中BGA走线的操作1. 创建BGA焊盘阵列。

在Allegro中可以通过BGA Wizard等工具快速创建BGA焊盘的阵列布局，便于后续的走线操作。

2. 使用自动布线工具。

Allegro提供了丰富的自动布线工具，包括差分对、信号完整性等功能，可以帮助工程师快速完成BGA走线，提高工作效率。

3. 使用多层布线功能。

Allegro软件中的多层布线功能可以帮助工程师更好地利用PCB多层结构，进行BGA走线，提高走线的密度和稳定度。

五、总结在PCB设计中，BGA走线是一个相对复杂的问题，需要工程师具备一定的经验和技巧。

1：零件制作1.1：smd PAD单边加大0.3MM，两边加大0.3*21.2：dip pad单边加大0.3MM，两边加大0.3*21.3：dip pad上下层都需要soldermask1.4: smd PAD TOP层soldermask&pastemask1.5：smd PAD&dip pad需要有1PIN表示1.6：dip pad 1PIN需要做方型1.7：金手指需要全部开窗1.8：零件的高度:机构中会告诉你零件的高度位置，如果没有零件高度，那么机壳就会碰到，所以需要零件高度1.9：零件摆放的重要性:零件摆放的决定电源的流向性是否通常，以及线路信号的连接性是否干净整洁2.0：文字表达:文字的表达，方便焊接工人的焊接，以及后续修理工的维修2:走线规则2.1走直线，并且拐弯用45度，2.2：不可以从零件的肚子中间穿线，如电容，电阻，IC，等，（电源或PAD间距比较小的）2.3：不要有多余线头或VIA2.4：电源线需要都比常规线宽2.5：VIA不可以打在PAD上面3:LAYOUT 步骤3.1：按照SPEC制作零件3.2：按照客户提供的XLS，PDF，DXP等制作DSN（网路信号）3.3：导入客户提供的DXP（机构），部分可能只是提供长宽尺寸（金手指部分用0.2圆角）ROUTE KEEPIN ALL请做0.2MM3.4：打开一个新的ALLGERO，将路径（SETUP）指向需要的零件位置3.5：IMPORT （NET.TXT或ALLEGRO文件）3.6：PLACE MANULLY 拿出菜单中所有NETIN进去的零件3.7：将零件放进客户所提供的固定位置，（需要看清楚放在TOP还是BOT）3.8：rule设置，将客户提供的线宽，线距提前设置进去，（杂线一般使用0.15MM），LOGIC-ASSIGN DIFFERENTIAL PAIR设置配对走线3.9：请优先将重要线LAYOUT，如：（DIFF，CLK，USB，SATA，PCIE，等。

allegro走线规则Allegro是一种电子设计自动化 (EDA) 软件工具，在PCB设计中有着广泛的应用。

在使用Allegro进行PCB布线时，遵循一些走线规则对于保证电路板的性能和可靠性非常重要。

下面是一些参考内容，总结了Allegro中常见的走线规则。

1.走线方向：在Allegro中，走线时通常优先考虑水平或垂直方向的路径。

这有助于保持信号线的长度一致，并减少信号串扰的风险。

通过优先考虑水平或垂直方向的路径，可以减少线路的弯曲和拐角，提高布线的整体效果。

2.保持合理的线宽和距离：在进行层间走线时，通常需要根据电流、信号类型和允许的电路板尺寸来选择合适的线宽。

线宽太窄可能会导致过大的电阻、电流密度过高和信号功耗过高，而线宽太宽可能会占用过多的空间，并增加板上的串扰风险。

同样，走线时需要保持适当的线距，以减少相邻线路之间的串扰。

3.避免信号跳过卡槽/过孔：在Allegro中，卡槽和过孔常被用于穿越电路板的信号线。

然而，在走线时，有时候需要避免信号线跳过这些卡槽或过孔。

这是因为卡槽和过孔可能导致信号串扰或其他电磁干扰，影响电路传输的可靠性。

所以，在走线过程中，需考虑信号线的路径，避免其与卡槽或过孔相交。

4.设置绕线规则：在Allegro中，可以设置绕线规则来避免信号线与其他元件或区域的接触。

绕线规则可以帮助自动绕线工具绕过指定的区域，确保连接的准确性和稳定性。

这对于在拥挤的电路板设计中避免线路交叉和冲突非常有用。

5.电源和地线：在布线中，电源线和地线的走线规则也需要特别注意。

为了确保供电和地线的稳定性，它们在走线时通常需要使用较大的线宽。

此外，电源和地线应尽量短，以减少串扰和功率损耗。

如果电源和地线需要跨越较远的距离，可以考虑使用填充层或者增加地线的厚度来提高走线效果。

6.分析和验证：在走线过程中，可以使用Allegro提供的分析和验证工具来检查线路的连通性、电信号完整性和电流容量等。

分析和验证工具可以帮助发现潜在的问题，提前解决布线中的错误，并确保设计满足要求。

Layout注意事项1,走线尽量走直线，少弯折Better poor 2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。

(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。

Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。

Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。

如果IC pin的宽度小于20，则与pin同宽即可。

18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图蓝色为防焊）且线距防焊、防焊距防焊至少3mil以上。

allegro操作技巧
1.Allegro是一款强大的PCB设计软件，可以帮助工程师快速设计出高质量的电路板。

2. 在使用Allegro时，需要注意保持电路板清晰、简洁，不要过度设计。

3. 使用Allegro时，可以先创建基本布局，再在此基础上逐步添加更多的细节。

4. 在绘制PCB时，需要注意在电路板上留出足够的空间，避免不必要的干扰。

5. Allegro拥有强大的仿真功能，可以帮助工程师快速模拟电路性能，找出电路中的问题。

6. 在使用Allegro时，可以使用其自带的库文件，也可以自己创建并导入所需的库文件。

7. Allegro还可以通过导出Gerber文件的方式生成标准的PCB 生产文件，方便工厂进行生产。

8. 使用Allegro时，需要注意选择合适的PCB材料和厚度，以保证电路板的性能和可靠性。

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Allegro PCB覆铜的14个注意事项1.覆铜覆盖焊盘时，要完全覆盖，shape 和焊盘不能形成锐角的夹角。

2.尽量用覆铜替代粗线。

当使用粗线时，过孔通常最好为非通常走线过孔，增大过孔的孔径和焊盘。

修改后：3.尽量用覆铜替换覆铜走线的模式，后者常常产生一些小尖角和直角使用覆铜替换走线:修改后4.shape 的边界必须在格点上，grid-off 是不允许的。

（sony规范)5.shape corner 必须大小一致，如下图，corner 的两条边都是4 个格点，那么所有的小corner 都要这样做。

（sony规范)shape 不能跨越焊盘，进入器件内部，特别地，表层大范围覆铜。

（sony规范)8.严格意义上说，shape&shape，shape & line 必须等间隔，如果设定shape和line 0.3mm,间距，那么所有的shape 间距都要如此，不能存在0.4mm 或者0.25mm 之类的情况，但为了守住格点铺铜，就是在满足0.3mm 间距的前提下的格点间距。

（sony规范)9.插头的外壳地，以及和外壳地相连的电感、电阻另一端的GND，最好覆铜10.插头的外壳地覆铜连接方式最好用8角的方式，而非Full Connect的方式11.电容的GND端最好直接通过过孔进入内层地，不要通过铜皮连接，后者不利于焊接，且小区域的铜皮没有意义12.电源的连接，特别是从电源芯片输出的电源引脚最好采用覆铜的方式连接13.PCB，即使有大量空白区域，如果信号线的间距足够大，无需表层覆铜铺地。

表层局部覆铜会造成电路板的铜箔不均匀平衡。

且如果覆铜距离走线过近，走线的阻抗又会受铜皮的影响。

14.由于空间紧张，GND不能就近通过过孔进入内层地，这时可通过局部覆铜，再通过过孔和内层地连接。

allegro 高速pcb设计技巧
在Allegro中进行高速PCB设计时，以下是一些技巧和注意事项：
1. 确保足够的间距：在高速信号线之间保持足够的间距，以减少串扰和信号失真。

2. 避免过长的连线：尽量减少高速信号线的长度，以减少信号传输时间和延迟。

3. 使用合适的线宽：根据信号的频率和电流负载，选择合适的线宽以减小信号的衰减和失真。

4. 考虑使用差分对：对于需要高速传输和高可靠性的信号，可以使用差分对来提高信号质量和抗干扰能力。

5. 避免使用过长的接地线：过长或弯曲的接地线可能会产生额外的电感和电容，影响信号完整性。

6. 考虑使用去耦电容：在关键信号线和电源平面之间添加去耦电容，以减小电源噪声和改善信号完整性。

7. 使用合适的层叠结构：根据设计需求选择合适的层叠结构，包括信号层、电源层和接地层的数量和排列方式。

8. 考虑使用阻抗控制：通过精确控制导线的阻抗，可以减小信号反射和失真。

9. 使用仿真工具进行验证：在布局布线完成后，使用仿真工具进行信号完整性验证，以确保设计满足性能要求。

10. 参考标准和经验：遵循相关的设计标准和经验法则，例如IPC标准、JEDEC标准等，以确保设计的可靠性和一致性。

以上是一些基本的Allegro高速PCB设计技巧，实际设计中可能还需要考虑更多的因素和细节。

建议在设计过程中不断学习和总结经验，以提高设计水平。

培训需要请教的问题(回答)根据后续工作要求，allegro培训需优先、重点关注的问题：1、布线规范，特别是关键信号线的布线注意事项:（百度上搜的，呵呵！）1. 一般规则1.1 PCB板上预划分数字、模拟、DAA信号布线区域。

1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。

1.3 高速数字信号走线尽量短。

1.4 敏感模拟信号走线尽量短。

1.5 合理分配电源和地。

1.6 DGND、AGND、实地分开。

1.7 电源及临界信号走线使用宽线。

1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。

2. 元器件放置2.1 在系统电路原理图中：a) 划分数字、模拟、DAA电路及其相关电路；b) 在各个电路中划分数字、模拟、混合数字/模拟元器件；c) 注意各IC芯片电源和信号引脚的定位。

2.2 初步划分数字、模拟、DAA电路在PCB板上的布线区域(一般比例2/1/1)，数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。

Note:当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。

2.3 初步划分完毕后，从Connector和Jack开始放置元器件：a) Connector和Jack周围留出插件的位置；b) 元器件周围留出电源和地走线的空间；c) Socket周围留出相应插件的位置。

2.4 首先放置混合型元器件(如Modem器件、A/D、D/A转换芯片等)：a) 确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；b) 将元器件放置在数字和模拟信号布线区域的交界处。

2.5 放置所有的模拟器件：a) 放置模拟电路元器件，包括DAA电路；b) 模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；c) TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；d) 对於串行DTE模块，DTE EIA/TIA-232-E 系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如阻流圈和电容等。

allegro物理规则与电气规则Allegro物理规则与电气规则引言：在现代电子设计中，为了确保电路板的稳定性和可靠性，设计工程师需要遵循一系列的物理规则和电气规则。

其中，Allegro是一款广泛使用的电子设计自动化软件，它提供了一套完整的物理和电气规则，以帮助设计工程师进行电路板布局和布线。

本文将分别介绍Allegro物理规则和电气规则的相关概念和应用。

一、Allegro物理规则1. 物理规则的概述Allegro物理规则是指用于确保电路板物理布局和布线的一系列规则。

这些规则包括了元件间距离、走线宽度、走线间距、引脚分离等方面的要求。

通过遵循物理规则，设计工程师可以保证电路板的物理布局符合工程要求，提高电路板的性能和可靠性。

2. 元件间距离规则元件间距离规则是物理规则中的重要部分。

它要求元件之间需要满足一定的间距要求，以避免元件之间的干扰和短路。

在Allegro中，设计工程师可以设置元件间距离的最小值和最大值，软件会自动检测并提示设计工程师进行修正。

3. 走线宽度和走线间距规则走线宽度和走线间距规则是确保电路板布线可靠性的重要规则。

走线宽度规则要求走线的宽度不能小于一定的数值，以确保电流的传输能力和信号的稳定性。

走线间距规则要求走线之间需要保持一定的间距，以避免相邻走线之间的干扰和短路。

4. 引脚分离规则引脚分离规则是指元件引脚之间需要保持一定的间距，以避免引脚之间的干扰和短路。

在Allegro中，设计工程师可以设置引脚分离的最小值和最大值，软件会自动检测并提示设计工程师进行修正。

二、Allegro电气规则1. 电气规则的概述Allegro电气规则是指用于确保电路板电气性能和信号完整性的一系列规则。

这些规则包括了信号完整性、电源和接地、时钟分配等方面的要求。

通过遵循电气规则，设计工程师可以保证电路板的电气性能和信号完整性，提高电路板的可靠性和性能。

2. 信号完整性规则信号完整性规则要求设计工程师在布局和布线过程中考虑信号的传输完整性。

在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB 中，以布线的设计过程限定最高，技巧最细、工作量最大。

PCB布线有单面布线、双面布线及多层布线。

布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。

必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。

自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。

一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。

并试着重新再布线，以改进总体效果。

对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。

1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。

所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。

对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：众所周知的是在电源、地线之间加上去耦电容。

单单一个电源层并不能降低噪声，因为，如果不考虑电流分配，所有系统都可以产生噪声并引起问题，这样额外的滤波是需要的。

通常在电源输入的地方放置一个 1 ～ 10μF 的旁路电容，在每一个元器件的电源脚和地线脚之间放置一个 0.01 ～ 0.1μF 的电容。

allegro差分对走线技巧
差分对走线技巧是一种用于设计高速数据传输电路的技术。

差分对走线是指将信号分成两个互为相反的差分信号，在PCB
设计中将两条差分信号线路作为一对对称的线路进行布线。

以下是几种常用的差分对走线技巧：
1. 避免走线长度不一致：差分信号走线两条线路的长度应保持一致，避免信号的相位差引起信号的失真。

2. 保持差分信号的相邻距离：两条差分信号线路之间的距离也要保持一致，用于减少信号的互相干扰。

3. 使用相同的线宽：差分信号的两条线路应该使用相同的线宽，确保两个信号的阻抗匹配。

4. 使用地平面: 在差分对走线的两条线路之间放置地平面，用
于减少信号之间的干扰。

5. 使用差分信号线路层叠: 在PCB设计中，将差分信号线路放置在相邻的层上，可以进一步减少信号之间的干扰。

以上是一些常见的差分对走线技巧，设计工程师可以根据具体的电路需求和信号特性，结合实际情况选择适合的技巧进行设计。

A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。

2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。

保证网络表的正确性和完整性。

3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。

B. 单板左下角的第一个焊盘。

板框四周倒圆角，倒角半径3.5mm。

特殊情况参考结构设计要求。

B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。

按工艺设计规范的要求进行尺寸标注。

2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。

根据某些元件的特殊要求，设置禁止布线区。

3. 综合考虑PCB性能和加工的效率选择加工流程。

加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。

4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。

allegro中走线长度的设置走线长度的设置在电子产品设计中起到至关重要的作用。

一个合理的走线长度设计能够有效地提高电子产品的性能和可靠性。

本文将从不同角度探讨走线长度的设置，包括走线长度的影响因素、走线长度的设计原则以及走线长度的优化方法。

在电子产品设计中，走线长度的设置受到多种因素的影响。

首先，信号传输的速度是影响走线长度的重要因素之一。

较高的传输速度要求较短的走线长度，这样可以减少信号传输的延迟。

其次，电磁干扰也会对走线长度的设置产生影响。

较长的走线长度容易受到电磁干扰的影响，从而降低信号的质量和可靠性。

此外，电子产品的尺寸和布局也会对走线长度的设置产生影响。

较小的尺寸和复杂的布局可能需要更长的走线长度来满足设计要求。

在走线长度的设计中，有几个原则是需要遵循的。

首先，尽量保持走线长度的一致性。

走线长度的一致性可以减少信号的传输延迟，提高信号的稳定性。

其次，避免走线的交叉和重叠。

走线的交叉和重叠可能导致电磁干扰和信号的串扰，降低信号的质量和可靠性。

此外，还要注意避免走线的弯曲和绕圈。

走线的弯曲和绕圈会增加走线长度，增加信号传输的延迟，并且容易引起信号的反射和折射，影响信号的质量和可靠性。

为了优化走线长度的设置，可以采取以下方法。

首先，合理规划电子产品的布局。

合理的布局可以减少走线的长度和复杂性，提高信号的传输效率和稳定性。

其次，使用多层板设计。

多层板设计可以将信号线和电源线分层布局，减少信号线和电源线之间的干扰，提高信号的质量和可靠性。

此外，还可以采用差分信号传输技术。

差分信号传输技术可以在减少信号传输延迟的同时，提高信号的抗干扰能力和抗噪声能力。

最后，可以借助走线长度分析工具进行仿真和优化。

走线长度分析工具可以对走线长度进行模拟和优化，提供最佳的走线长度设置方案。

走线长度的设置在电子产品设计中具有重要的意义。

一个合理的走线长度设计可以提高电子产品的性能和可靠性。

通过了解走线长度的影响因素、遵循走线长度的设计原则以及采用走线长度的优化方法，可以有效地进行走线长度的设置。

allegro多人合作PCB布局走线步骤allegro具有多人合作的灵活性，一块比较复杂的PCB可以多人分模块设计，然后通过简单的几个步骤就可以将各个模块衔接起来。

这样可以提高工作效率和缩短PCB开发时间。

下面以一块PCB为实例向你介绍操作方法。

Allegro 版本：16.31.多人布局如上图，假如A同事布局好了一块功能模块，现B同事需要调用A同事完成好的布局。

点击File->Export->Placement默认Export就可以了。

下是B同事没有布局空白区域，现导入A同事的布局File->Import->Placement和A同事的布局就一模一样了注意：A和B同事的文件必须是同一文件，原点必须在同一位置。

2.多人布线。

Allegro的多人布线是通过sub-drawing来实现的，多人合作最好是分模块分区域设计，各同事走线尽量不要进入其他同事的区域。

首先设置下allegro的环境参数中sub-drawing路径，Setup->User preference->Paths->config->clippath 双击现在路径指定到你想存入的位置。

OK两次关闭对话框。

下图是B同事完成的走线。

现需要将它粘贴到A同事的文件中。

点击File->Export->sub-drawing在Find面板中勾选你想要输出的东西，在options面板中保留你想要的输出然后按住鼠标左键拖出你想输出的PCB部分选中的部分会高亮在命令栏中输入x 0 0，它代表你输出是以原点为参考点的。

然后会弹出对话框记住这个路径很重要，一定要是我们先前设置环境参数时你所定义的路径，要不导入时你会找不到这个输出的文件。

A同事没有走线图如下选中File->Import->sub-drawing双击standard后，鼠标上会粘附这一个小方块，在命令栏输入x 0 0看看B同事完成的内容是不是就到A同事中间了，多人完成的步骤和两人合作的道理是一样的，以此类推。