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双极型逻辑集成电路幻灯片

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超大规模集成电路.pptx

超大规模集成电路.pptx
28
第29页/共155页
1）P阱CMOS集成电路工艺过程简介
一、硅片制备 二、前部工序
Mask 掩膜版
CHIP
29
第30页/共155页
• 掩膜1： P阱光刻
Si-衬底
P-well
具体步骤如下： 1．生长二氧化硅：
SiO2
Si-衬底
30
第31页/共155页
2．P阱光刻： 涂胶、掩膜对准、曝光、显影、刻蚀
§1 双极型（NPN）集成电路工艺 (典型的PN结隔离工艺)
1
第2页/共155页
思考题
1.与分立器件工艺有什么不同？ 2.埋层的作用是什么？ 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么？ 5.器件之间是如何隔离的？ 6.器件的电极是如何引出的？
2
第3页/共155页
1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
18
第19页/共155页
1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底， 在其上制作P阱。NMOS管做在P阱内， PMOS管做在N型衬底上。
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第20页/共155页
P阱CMOS工艺
电连接时，P阱接最负电位，N衬底接最正 电位，通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
艺有时已不满足要求，双阱工艺应 运而生。
26
第27页/共155页
双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层， 然后用离子注入的方法同时制作N阱和P阱。
27
第28页/共155页
双阱CMOS工艺

双极型集成电路PPT课件

双极型集成电路PPT课件

2021/1/3
29
电路的特点是：
➢ 输入级：当输出端由低电平转向
R1
R2
R4 VCC
高电平时，也就是T1由正向导通转
向反向导通、T2由截止转向导通的 A
过程，在此过程中T1可反抽T2基区 中的过剩载流子，使电路的平均传 输延迟时间tpd下降，从而提高了
C2
T4
T1
T2
D1
E2
R3
D2 Y
T5
电路的工作速度。
2021/1/3
t t
25
• 平均传输延迟时间tpd
导通延迟时间tPHL ：输入波形上升沿的50%幅值处到 输出波形下降沿50% 幅值处所需要的时间，
截止延迟时间tPLH：从输 入波形下降沿50% 幅值
处到输出波形上升沿
50% 幅值处所需要的时
间，
平均传输延迟时间tpd：
t
pdt
P
LHt 2
P
HL
1.4V B1
A B C
VOH=5V
IC1 B2
0.7V
IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA ∴ IB2≈0.9mA
T2管的发射结正偏 1）集电结反偏,工作在正向工作区 2)集电结正偏，则工作在饱和区
14
假设T2管工作在正向放大区
IB2≈0.9mA ßF=20
IC2=ßFIB2=18mA
高噪声容限
NML=VIL(max)-VOL(max) 噪声
低噪声容限
有效低电平输出
VOL(max)
2021/1/3
VOL(max)<VIL(max) VIH(min)<VOH(min)
噪声幅值< VIL(max)V噪O声L(m幅ax)值< VOH(min)-VIH(min)

第七章双极型逻辑集成电路

第七章双极型逻辑集成电路

Vo
4 单位:V
VDD
3
VOHmin VOLmax
VNMHmax VNMLmax
VIHmin VILmax
2 1
0 VO0L.4
Vi
0.8 VOH
VSS
VNML VNMH
7.1.1 两管单元TTL与非门
4. 瞬态特性
截止过程：
由于多射极晶体管T1的反抽作 用，T2迅速截止，输出电平上 升速度主要取决于IR2和负载电 容的大小。一般速度较快。
C
T4
如VA = VIL, T1发射结必 然导通，导通后T1的基
R3
极电位被钳在
VB1= VIL+ VON=0.9V
7.1.3 四管单元TTL与非门
VCC
因此T2的发射结不
会导通。由于T1的集电
T2 D F T1
T4
极 B-C回结路反电向阻电是阻R之2和和T，2的 阻 作值 在非 深常 饱大 和，区,因而T1工 VCE(sat)=0V。 T2截至， Vc2为高电平，VE2为低
A
T2
（加快截止，对导通不利）
B
T1
T3
C
R3
扇出能力差，速度慢， 容性负载能力差
7.1.2 三管单元TTL与非门
3.常用单元电路形式
图(b)三输管出单高元电仍平没被能箝被位以降单低块输集出成的电逻路辑形摆式幅应用 图到大(c市规RR)将==场模0∞二时， 集时极,而 成，T管3是 电属不D常路于饱改作中O和为C简。，电门化速阻，逻度R速辑。快度单，慢元但，电低低路电电被平平应驱驱用动动在差强中。。
T2 截止
输出高电平
V OH = V CC - R2 I OH
7.1.1 两管单元TTL与非门 2. 电压传输特性

集成注入逻辑I2L电路课件.ppt

集成注入逻辑I2L电路课件.ppt
入电流被NPN管基区收集的多少，从而影响电路 的功耗、速度和负载能力。 提高横向PNP管电流增益α的主要途径： •减小基区宽度； •提高少子寿命； •减小发射结底部面积与侧面积之比； •尽可能提高发射结两侧杂质浓度的比值； •改善表面状态，降低表面复合速率。
CH6 集成注入逻辑(I2L)电路 12
6.3.2 I2L电路分析
IC1=a4IP 式中a3，a4为Q3、Q4的共基极电流增益。
CH6 集成注入逻辑(I2L)电路 13
-VP IP
Q3
A IB1
+VP IP
Q4
Q1 B IC1
C Q2
图6.5 两级I2L门电路
若有N0个负载，则前一级所吸收的后级注入电流 为
IC1=N0(a4IP)
(6.1)
CH6 集成注入逻辑(I2L)电路 14
对于多集电极结构晶体管，因为基区几何形状是 长条结构，因此rB一般较大，为了减小rB对电流增 益的影响，改善各集电极电流增益的不均匀性，可 采用如下办法： (1) 将集电极引线孔排列方向和注入条平行,如图 6.3(a)所示，这样基极引线孔到各集电区的距离均 匀分布，可提高各集电区的电流增益及其均匀性。
的 电 流 IP 全 部 流 向 QN2 管 的 基 极 ， QN2 管 导 通 ，
VB=VBE ≈0.7V。如果IP足够大，就可使QN2处于深
饱和，其各输出端的饱和压降近似为QN2管的本征
饱和压降(VCES≈VCES0)。所以当I2L电路的输入为
高电平VOH时，其QN2管各集电极的输出为低电平，
且
p 深饱和
2 p 临界饱和
即
a 2a
4
3
所以 I 2 L 电路正常工作的条件为

双极型集成电路PPT课件

双极型集成电路PPT课件
28
第28页/共55页
氧化硅层的主要作用
• 在MOS电路中作为MOS器件的绝缘 栅介质，器件的组成部分
• 扩散时的掩蔽层，离子注入的(有时 与光刻胶、Si3N4层一起使用)阻挡层
• 作为集成电路的隔离介质材料
• 作为电容器的绝缘介质材料
• 作为多层金属互连层之间的介质材料
• 作为对器件和电路进行钝化的钝化层 材料
• 掺杂：
• 离子注入
退火
• 扩散
• 制膜：
• 氧化：干氧氧化、湿氧氧化等 • CVD：APCVD、LPCVD、PECVD • PVD：蒸发、溅射
44
第44页/共55页
补充1：接触与互连
蒸发或溅射 →芯片表面形成金属膜 →光刻和腐蚀 →连线
• 集成电路中的互连线一般采用金属（铝、铜），
有时也用多晶硅（电阻率较高）。 • Al是目前集成电路工艺中最常用的金属互连材
29
第29页/共55页
SiO2的制备方法
• 热氧化法
• 干氧氧化
• 水蒸汽氧化
• 湿氧氧化
• 干氧－湿氧－干氧(简称干湿干)氧化 法
• 氢氧合成氧化
• 化学气相淀积法 第30页/共55页
30
进行干氧和湿氧氧化的氧化炉示意图
31
第31页/共55页
32
第32页/共55页
2、化学气相淀积(CVD)
• 退火方式： • 炉退火 • 快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光 源(如卤光灯、电弧灯、石墨加热器、红外设备等)
27
第27页/共55页
三、制膜 1、氧化工艺
• 氧化：制备SiO2层
• SiO2的性质及其作用
SiO2是一种十分理想的电绝 缘材料，它的化学性质非常

双极型制作工艺45页PPT

双极型制作工艺45页PPT

④ 减小乃至消除的方法：
NPN集电区掺金：少子寿命 ，β
埋层：基区宽度 ，基区N+掺杂 ，注入效 率 ，β
二、寄生效应
② 横向寄生效应 如一个n型岛内有两个P区，会形成横向PNP结构。 I. 可以借此制作PNP管 II. 如果不希望出现PNP效应,可拉大间距,或者n区接高电位。
在多发射结NPN管中，会形成横向NPN结构，当一个发 射结接高电平，其余接地时，该输入端电流会过大，这 可通过版图设计解决
P15/2
分析SiO2介质隔离集成晶体管的有源寄 生效应和无源寄生效应，和PN结隔离相 比有什么优点？
谢谢！
45
SiO2 N+
P+
N
N+
P+
N+
P
合金：使Al与接触孔中的硅形成良好的欧姆接触，一般是 在450℃、N2-H2气氛下处理20～30分钟 形成钝化层
在低温条件下(小于300℃)淀积氮化硅 刻蚀氮化硅，形成钝化图形
小结：双极型集成电路制造中的光刻掩膜
§1-3 双极型IC中的元件
一、集成电路中的纵向NPN管 (1) PN结隔离的纵向NPN管
发射结 集电结 隔离结
三结
等效电路
I
二、寄生效应
1、NPN管的寄生效应
① 和分立器件不同，IC中晶体管包含有纵向寄 生晶体管。
②
实际中，由于要隔离，衬底总是接最
低电位，寄生PNP管的集电结总是反偏。
③ 发射结、即NPN管的集电结：当NPN管在 饱和区或反向工作区时，它正偏。这时寄生 PNP管处于正向有源区。（在逻辑IC中， NPN管经常处于饱和或反向工作区）。于是 有IEpnp分走IB流向衬底。
N＋埋层用于降低 集电极串连电阻

4双极型集成电路

输入端全为高电平， 输出为低电平 输入至少有一个为 低电平时，输出为高 电平 由此可见电路的输 出和输入之间满足 与非逻辑关系
F ABC
T1：反向放大状态 T2：饱和状态 T3：导通状态 TTTT4523：：：：截深截微止饱止饱状和状和态状态状态态 T4：放大状态 T5：截止状态
2019/10/29
2019/10/29
简易TTL与非门5
1. 输入信号中至少有一个为低电平的情况
VOL=0.3V VB1 =VBE1+VOL
=0.3V+0.7V =1V
R1 4K
1V B1
VCC
R2 4K
IOH
VB1被嵌位在1V
IB1=(VCC-1V)/R1 =5V-1V/4K=1mA
A B C
VOL=0.3V
IC1 0.4V B2
1. 电压传输特性
VO 1 Vi
Q1,Q2
截止区
VOH
Q1
过渡区 导通区
VO(V)
VOH:输出电平为逻辑”1”时的最大输出电压
VOL:输出电平为逻辑”0”时的最小输出电压
VOL
Q2
VIL:仍能维持输出为逻辑”1”的最大输入电压
VIL Vi(V) VIH
VIH:仍能维持输出为逻辑”0”的最小输入电压
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9
最大允许 电压
最小允许 电压
VOH
VOL
VIL
VOH
VIH
VOL
噪声
噪声
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10
"1"
高噪声容限
VIH 不定区
VIL
低噪声容限
VNMH VNML

第二章 双极型逻辑集成电路解读

共发射极
当VCE增加时，由于基区宽度减小，注入到基区中的少 数载流子的复合减少，故IB减少
共基极
在同样的VBE下，VCE越大，IE越大
三极管伏安特性
反向工作特性
IB=0 Cut-off
正向工作特性
三极管工作状态总结
工作状态 正向活跃状态 反向活跃状态
关闭状态 饱和状态
三极管放大电路
发射结 正偏 反偏 反偏 正偏
0
R 1R
1SF
SF

0
SR 1 RS
1


I ES ICE I SS
eVBE Vt eVBC Vt eVSC Vt
1 1 1

NPN正向工作区和截止区的情况
（ VBC
反向工作区
减小集电极电阻
形成基区减速场
（2）集成双极晶体管的无源寄生效应
实际的集成晶体管中还存在着电荷储存效应和从晶 体管有效基区到晶体管个引出端之间的欧姆体电阻。 它们对晶体管的工作产生影响，称为无源寄生效应。
寄生电阻：res、rcs、rb和寄生电容CJ、CD：
集成双极晶体管电路中的寄生电阻大于分立器件 集成双极晶体管电路中的寄生电容大于MOS器件
集成晶体管逻辑电路发展状况
从直接耦合晶体管逻辑（DCTL）、RTL、DTL 广泛应用饱和型逻辑集成电路：TTL STTL和LSTTL以及ASTTL和ALSTTL 继承注入逻辑（I2L） 发射极耦合（ECL）电路—非饱和逻辑集成电路
以TI公司60~70年代末推出54/74系列TTL电路为例子 54 —— 军用 74 —— 民用
rCS=rC1+rC2+rC3 rCS是一个被隔离区势垒电容旁路的分布电阻 在大信号工作情况下发生发射极电流的集边效应，使
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• V电t=荷K量T/q（等效热电压）波尔兹曼常数、绝对温度、电子
（1）集成双极晶体管的有源寄生效应
▪ 简化EM模型：
• PN结正偏工作时，VF>0，（eVF/Vt-1）≈eVF/Vt
• PN界反偏时，VR<0，（eVR/Vt-1）≈-1
• 在电流叠加时只计算eVF/Vt项，可以忽略反偏电流，当全部
n+ P基区 n n+掩埋层
（1）
n+
Hale Waihona Puke p+隔离区
p-衬底
p+
n+ p+
n
隔离区
n+掩埋层
2.1.1集成晶体管与分立晶体管的区别
B(E-P) PNP
E(N+) NPN B
C(B-N)
E
N+
P
N
C
N+
p
S(C-P)
S
端电流关系式：IE=IB+IC+IS
2.1.2理想本征集成双极型晶体管
▪ 埃伯斯-莫尔（EM）模型（1954年Ebers和Moll提
《半导体集成电路》中10页图2-2
发射极串联电阻res
发射极串联电阻由发射极金属和硅的接触电阻 与发射区的体电阻
res= re,m + re,b re,m = RC/SE
RC：硅与发射极金属的欧姆接触系数（可查表） SE：发射极接触孔的面积
IF
)
I
R
0
IE IF αRIR
I B 1 α F I F 1 α R I R I C α F I F 1 α SF I R
I S α SF I R
接着上面公式推导
▪ 得到结论：
• 减小αSF： • 增大VBE-VBC：
▪ 采用肖特基二极管（SBD）对BC结进行箝位，使 VBC下降为0.5伏左右
饱和区
） （反偏） 0
VBE （正偏）
（ 截止区 反 正向工作区
偏 ）
IIIIC SB E还需1利10FF用前11面SR的RSFF公式1进10S行RRS推III导C SESSEe！eeVVVSBBCECVVVttt111
IE 1
I
B
1
αF
I
C
IS
αF 0
αR 1 αR ( 1 α SF α SF
▪ 对于反向工作区和饱和区缺陷工艺上采用掩埋和掺 金方法解决
✓ 寄生PNP管蜕化为反偏的由隔离结形成的衬底二极管。 反偏二极管存在着势垒电容
N+掩埋层（2000浙江大学考研题）
▪ 为了减少寄生PNP管的影响，增加有用电流的比值。 采用掺金工艺和增加掩埋工艺。
▪ 在逻辑集成电路中，NPN管经常处在饱和区或反向 运用工作状态，所以对逻辑集成电路来说，减少寄 生PNP管的影响就显得特别重要。在NPN管集电区 下设置n+阴埋层可以增大寄生PNP管的基区宽度和 杂质浓度，使寄生PNP管共基极短路电流增益大大 下降
结都反偏时，只考虑ISS项
• VSC总是小于零，所以ISS（eVSC/Vt-1） ≈- ISS ≈0
▪ 下面利用以上的简化模型分析集成NPN管的工作状
况
IE 1
IIIC SB1 0FF
R
1R 1SF
SF
110SR RSIIIC SESSEeeeV V VSB BCE CV V Vttt 111
▪ 减小集电极电阻
▪ 形成基区减速场
（2）集成双极晶体管的无源寄生效应
实际的集成晶体管中还存在着电荷储存效应和从晶 体管有效基区到晶体管个引出端之间的欧姆体电阻。 它们对晶体管的工作产生影响，称为无源寄生效应。
寄生电阻：res、rcs、rb和寄生电容CJ、CD：
集成双极晶体管电路中的寄生电阻大于分立器件 集成双极晶体管电路中的寄生电容大于MOS器件
载流子输运过程示意图
图中，蓝色表示电子流，白色表示空穴流
晶体管的输入特性
❖ 与 p-n 结的正向特性相似
共发射极
❖当VCE增加时，由于基区宽度减小，注入到基区中的少 数载流子的复合减少，故IB减少
共基极
❖在同样的VBE下，VCE越大，IE越大
三极管伏安特性
反向工作特性
IB=0 Cut-off
正向工作特性
三极管工作状态总结
工作状态 正向活跃状态 反向活跃状态
关闭状态 饱和状态
三极管放大电路
发射结 正偏 反偏 反偏 正偏
集电结 反偏 正偏 反偏 正偏
工作区 正向工作区 反向工作区
截止区 饱和区
这是逻辑电路设计中常用的工作状态
（ VBC
反向工作区
正 偏
饱和区
）
VBE
（反偏） 0 （正偏）
（ 截止区 反 正向工作区
出来）
IE 1
• 电流电压关系：IIIC SB1 0FF
R
1R 1SF
SF
1 10SR RSIIIC SESSEeeeV V VSB BCE C V V Vttt 111
• αF、αR分别是NPN管正、反向运用时的共基极短路电流 增益
• αSF、αSR分别是PNP管正、反向运用时的共基极短路电流 增益
➢ 以TI公司60~70年代末推出54/74系列TTL电路为例子 54 —— 军用 74 —— 民用
➢ 逻辑电路和逻辑表达式 进行逻辑运算和变换的电路称为逻辑电路 门电路是基本单元（与非门）
2.1 双极型逻辑集成电路中的寄生效应
双极型n-p-n的横向扩散的集成npn晶体管
vin
vout
最高 最低
电位 电位
NPN正向工作区和截止区的情况
（ VBC
反向工作区
正 偏
饱和区
） （反偏） 0
VBE （正偏）
（ 截止区 反 正向工作区
偏 ）
NPN反向工作区的情况
（ VBC
反向工作区
正 偏
饱和区
） （反偏） 0
VBE （正偏）
（ 截止区 反 正向工作区
偏 ）
饱和区的情况
简化EM方程，得
（ VBC
反向工作区
正 偏
双极型逻辑集成电 路幻灯片
优选第二章双极型逻辑集成电 路
复习
❖ 二极管的工作特性
PN结的形成 正向偏置的PN结 反向特性 PN结的特性
双极型晶体管
分为三个区
双极型晶体管剖面图、结构和逻辑符号
双极型晶体管以电子和空穴为载流子（bipoly，双极型），而且由载流子中的少 数载流子决定器件的性能。以控制电流来达到放大、开关特性的电流控制器件
偏 ）
晶体管处于放大区的三个必要条件
❖ 发射结正偏，结电阻很小，即输入电阻很小 ❖ 集电结反偏，结电阻很大，即输出电阻很大 ❖ 有一定的放大倍数（1~3），βF=IC/IB
集成晶体管逻辑电路发展状况
❖ 从直接耦合晶体管逻辑（DCTL）、RTL、DTL ❖ 广泛应用饱和型逻辑集成电路：TTL ❖ STTL和LSTTL以及ASTTL和ALSTTL ❖ 继承注入逻辑（I2L） ❖ 发射极耦合（ECL）电路—非饱和逻辑集成电路