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第8章工程数据库(Engineering Libraries) ETAP 提供了众多设备的专用数据库。
包括一些典型值、标准值和制造商信息。
可以使用ETAP数据库编辑器向各数据库中添加设备。
本章中详细介绍了各个数据库以及数据库的创建和转换方法。
ETAP数据库文件的扩展名均为.lib。
ETAP 将当前数据库的名称及其路径显示在工程视图中。
8.1 数据库实用工具（Library Utility Tools）ETAP提供了一些实用工具来管理数据库打开（Open）使用该选项，您便可以将一数据库与当前的ETAP 工程进行关联。
当打开一数据库时，工程与以前的数据库之间的关联即被取消。
与以前的数据库相关联的电动机特性模型和动态链接的电缆数据库数据，由于不存在于新的数据库中，所以会被丢失。
有两种方法可用来重新找回这些丢失的数据：1) 重新选择旧的数据库文件。
2) 将旧的数据库文件合并到新的数据库文件中。
为打开某一数据库，请从数据库菜单中选择“打开”，找到其所在的目录，选择新数据库文件，然后选择“打开”。
于是该数据库便会附属给该 ETAP工程。
复制/合并（Copy/Merge）可以在以下菜单上激活复制/合并功能1. 主工具条上的数据库菜单2. 在项目窗口中右键点击数据库文件夹复制/合并功能可以将数据库中的一部分复制到另一个数据库中。
例如，将倍释放的5.0.1数据库版本的数据复制到倍释放5.0.0数据库版本中。
复制的数据库将覆盖两个数据库中所有的制造商信息。
选择复制/合并选项引入以下编辑器：复制/合并数据库文件（Library files to copy/merge）点击文件…按钮查询并选择想要复制/合并的数据库文件数据。
注意：如果项目连接到一个数据库上，首选将显示连接的数据库文件的路径。
点击文件…按钮选择一个数据库文件。
如果选中的数据库没有转换到最新的版本，ETAP将提示你是否需要转换数据库。
如果选择“是”数据库将转换到最新版本如果选择“否”选择另一个数据库释放（Release）选择一个数据库后，相应的释放编号将显示出来。
第8 章用户定义原语(UDP)内容UDP基础组合逻辑的UDP时序逻辑的UDPUDP表中的缩写符号 UDP设计指南UDP基础UDP（User-Defined Primitives ）Verilog 不仅提供了一套标准的内置原语，还允许用户定义自己的原语 UDP的类型有两种表示组合逻辑的UDP输出由输入信号的组合逻辑确定表示时序逻辑的UDP输出由当前输入信号和内部状态确定UDP 定义的组成主要定义规则只有一个1 bit 输出端，端口列表中的第一个如果定义的是表示时序逻辑的原语，输出端口必须声明为reg 类型使用input 声明输入端口，不支持inout 端口时序逻辑UDP 的输出可以用initial 初始化状态表中可包含的值为0、1和x ，不能有zUDP 与模块同级组合逻辑的UDP例、自定义与门——udp_and状态表中每一行的语法primitive udp_and(out, a, b);output out; //组合逻辑的输出端不能声明成 reg 类型input a, b; // 输入端口声明//定义状态表table// a b : out;0 0 : 0;0 1 : 0;1 0 : 0;1 1 : 1;endtableendprimitive所有输入组合必须在状态表中列出，否则，在状态表中找不到对应输入的项，产生输出为x例、所有可能的输入组合无关项的缩写表示无关项不影响输出值的输入项无关项可用符号“？”表示？——自动展开为0、1或x例primitive udp_or(out, a, b);output out;input a, b;table// a b : out;0 0 : 0;0 1 : 1;1 0 : 1;1 1 : 1;x 1 : 1;1 x : 1;endtableendprimitiveUDP 原语的实例引用primitive udp_or(out, a, b);output out;input a, b;table// a b : out0 0 : 0;1 ? : 1;? 1 : 1;0 x : x;x 0 : x;endtableendprimitive组合逻辑UDP 设计四选一多路器primitive mux4_to_1 ( output out,input i0, i1, i2, i3, s1, s0); table// i0 i1 i2 i3, s1 s0 : out1 ? ? ? 0 0 : 1 ;0 ? ? ? 0 0 : 0 ;? 1 ? ? 0 1 : 1 ;? 0 ? ? 0 1 : 0 ;? ? 1 ? 1 0 : 1 ;? ? 0 ? 1 0 : 0 ;? ? ? 1 1 1 : 1 ;? ? ? 0 1 1 : 0 ;? ? ? ? x ? : x ;? ? ? ? ? x : x ;endtableendprimitive四选一多路器UDP仿真测试时序逻辑的UDP特点输出必须为reg 类型 输出可用initial 初始化状态表格式两种时序逻辑UDP电平敏感对输入信号的电平敏感边沿敏感对输入信号的边沿敏感电平敏感的时序逻辑UDP带清零端的电平敏感锁存器根据输入电平改变状态功能若clear 为1，输出q 恒为0若clear 为0如果clock 为1，q = d如果clock 为0，保持q边沿敏感时序逻辑UDP根据边沿跳变与/或输入电平改变其状态例、带清零端的下降沿触发的D触发器功能若clear = 1，则q 的输出恒为0若clear = 0当clock 从1 跳变到0 时，则q = d，否则，q 保持不变当clock 保持稳定时，而d 改变值，q 不变带清零端的下降沿触发的D 触发器边沿跳变(10) ——从1 到0 负边沿跳变(1x) ——从1 到x 的跳变(0?) ——从0 到0、1或x 的跳变(??) ——从0、1和x 到0 、1和x 任意跳变状态表——每行只能输入一个跳变沿时序逻辑UDP举例使用UDP设计一个4位行波计数器 用UDP描述一个T 触发器引用T触发器// 行波计数器module counter(Q , clock, clear);output[3:0] Q;input clock, clear;T_FF tff0(Q[0], clock, clear);T_FF tff1(Q[1], Q[0], clear);T_FF tff2(Q[2], Q[1], clear);T_FF tff3(Q[3], Q[2], clear);endmoduleUDP 表中的缩写符号信号值的任意变化(??)*可能是下降沿(10), (1x) or (x0)n 可能是上升沿(01), (0x) or (x1)p 信号的下降沿(10)f 信号的上升沿(01)r 只能用于时序逻辑UDP 保持原值不变-不能用于输出部分0, 1b 不能用于输出部分0, 1, x ?解释含义缩写符UDP设计指南限制主要用于功能建模只能有唯一的输出端口输入端口的数目由仿真器决定要点应当完整地描述UDP的状态表注意电平敏感输入项的优先级高于边沿敏感的优先级。
