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04集成电路版图基础-Cadence工具简介

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Cadence使用初步简介

Cadence使用初步简介

Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。

Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。

但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。

本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。

一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。

⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。

点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。

在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。

《集成电路版图LAYOUT设计与Cadence》讲义

《集成电路版图LAYOUT设计与Cadence》讲义

LSW (Layer Selection Window)
Set drawing layer Set layer visible Set layer selectable Set valid layer Set layer purpose pair
i. Set drawing layer
工艺信息
基本概念
5、符号，截面图，版图（top view) 对应关系
Inverter
input
VDD
PMOS s
g
b
d
NMOS d
g
b
output
s
GND
Stick-diagram
INPUT
GND
VDD
OUTPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
mask
芯片代工
Wafer(die)
（Foundry）
封装 （packet）
基本概念
3、Layout design 对于整个IC design 的重要意义：
对Hale Waihona Puke 数字电路设计流程来说：Layout engineer 主要是为设计者提供经过验 证的单元版图库 (library)，一般来说这样 的工作主要是由一些 Foundry 和 Service 公司来完成，对于 Fabless 来说，主要是 应用已有的库和IP Core来作布局布线，以 及验证等一些工作；
1、版图设计的重要性
▪前端设计同最终芯片产品之间的一 个重要接口； ▪芯片的品质不仅依靠前端设计的优 劣，在某些情况下，同版图设计的 联系更紧密，尤其在 analog/mixsignal/RF circuit design中。
cadence工具介绍

cadence工具介绍

Cadence 工具介绍
Allegro PCB Editor
用于创建修改设计文件，是主要的设计工具。

可以单独启动，也可以在工程管理器中启动。

有两种模式：layout mode 和symbol creation mode。

当我们进行手工布局布线时，就工作在layout mode模式下。

symbol creation mode中可以创建及修改Package symbol、mechanical symbol、format symbol、shape symbol、flash symbol。

Padstack Designer
创建及修改焊盘panstacks
Allegro在创建零件封装时，焊盘需要单独设计，必须使用这个工具先创建焊盘。

DBDoctor
用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修改错误。

在生成光绘文件前必须进行DBDoctor检查。

Allegro Constraint Manager
Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间距，线长，线宽等。

可以与AllegroPCB Editor和Allegro PCB SI等完美集成，非常方便进行交互设计。

Allegro PCB SI
电路板信号完整性仿真工具，反射、串扰等噪声分析。

布线前后都可以使用，布线前主要进行约束规则的开发。

Allegro PCB PI
电源完整性仿真工具。

(15.7版本)不能仿真电源平面分割情况，可用其他工具替代。

工具之间的关系。

cadence简介和使用基础

cadence简介和使用基础

CIW窗口→File→New→Cellview；
CMOS电路原理图设计
或者CIW窗口→File→Open（打开已有的 Cellview）。
CMOS电路原理图设计
也可以在Library Manager中直接打开。
Cadence的使用基础
双击Schematics，出现原理图编辑器
Cadence的使用基础
之后出现Symbol Generation Options窗口。
Cadence的使用基础
出现界面：
Cadence的使用基础
可将上图修改为惯用图形，以CMOS反相器为例。
CMOS电路原理图设计
电路仿真 仿真环境简介
Schematic图形窗口→Tools→Analog Environment。
Cadence的使用基础
Cadence的使用基础
基本工作环境
局域网资源
Cadence的使用基础
用户登陆 微机登陆后，点击桌面X-manager 图标，
Cadence的使用基础
打开X-manager图标后，点击xstart 图标，出现对话 框，进行如下设置：
Cadence的使用基础
登录时出现Linux-CDE (Common Desktop Environment) 界面
一、 cadence简介和使用
集成电路设计软件技术介绍
EDA技术的概念
EDA技术是在电子CAD技术基础上发展起来 的计算机软件系统，是指以计算机为工作平台， 融合了应用电子技术、计算机技术、信息处理 及智能化技术的最新成果，进行电子产品的自 动设计
EDA工具的功能
利用EDA工具，电子设计师可以从概念、算法、 协议等开始设计电子系统，大量工作可以通过 计算机完成，并可以将电子产品从电路设计、
Cadence工具简介

Cadence工具简介

Cadence工具简介1，逻辑设计与验证工具* 逻辑仿真工具: Cadence NC-Verilog, Verilog-XL, NCSim,Simvision Waveform Viewer* 综合工具: Cadence BuildGates* 形式验证工具: VerplexLEC2．综合布局布线工具SoC Encounter—可应用于如90nm及其以下的SOC设计；△ SE-PKS—可应用于如复杂时序收敛的IC设计；△ Fire & Ice QX and SignalStorm—可应用于3维电阻电容参数提取及延时计算；△ VoltageStorm—可应用于功耗分析；△ CeltIC—可应用于信号完整性分析。

3 system level design工具综合（Hardware Design System 2000）算法验证（SPW）△ 结构设计工具(SystemC-based simulators, CoWare, etc)△ 硬件/软件混合设计工具(Verification Platform, Seamless, etc)△ 模拟/混合信号工具(AMS, Agilent ADS, etc)4，CIC(layout & custom layout) 全定制集成电路布局设计工具△ Virtuoso Layout Editor△ Assura (Layout verification)5，AMS (analog mixed signal, RF analysis and design)模拟集成电路设计工具。

AnalogDesignEnvironment。

MixedSignal Design Environment。

Analog Modeling with Verilog-A。

Spectre Circuit Simulator6，HS-PSD(high speed PCB system design) 高速系统和板极设计工具o Concept HDL Front-to-Back Design Flow –原理图输入工具o PCB Librarian –器件建库工具o Allegro PCB Layout System – PCB板布局布线工具o Specctra AutoRoute Basics –基本自动布线器o Advanced Specctra Autorouting Techniques –高级自动布线器o SpecctraQuest Foundations –信号完整性仿真工具o Advanced SpecctraQuest Techniques –高级信号仿真工具*VerilogHDL 仿真工具 Verilog-XL*电路设计工具 Composer电路模拟工具 Analog Artist*版图设计工具 Virtuoso Layout Editor版图验证工具 Dracula 和 Diva*自动布局布线工具 Preview 和 Silicon Ensembleform:Mr Bond coms-chip expert设计任务 EDA工具功能仿真和测试 a. Cadence, NC_simb. Mentor ModelSim (调试性能比较突出)c. Synopsys VCS/VSSd. Novas Debussy (仅用于调试)逻辑综合 a. Synopsys, DCb. Cadence, BuildGatesc. Mentor, LeonardoDFT a. Mentor, DFTAdvisorb. Mentor, Fastscanc. Mentor, TestKompressd. Mentor, DFTInsighte. Mentor, MBISTArchitectf. Mentor, LBISTArchitectg. Mentor, BSDArchitecth. Mentor, Flextesti. Synopsys, DFT Complierj. Synopsys, Tetra MAXk. Synopsys, BSD Complier布局,时钟树综合和自动布线a. Cadence, Design Plannerb. Cadence, CT-Genc. Cadence, PKSd. Cadence, Silicon Ensemblee. Synopsys, Chip Architectf. Synopsys, Floorplan Managerg. Synopsys, Physical Complier & Apolloh. Synopsys, FlexRoute网表提取及RC参数提取物理验证a. Mentor, xCalibreb. Cadence, Assure RCXc. Synopsys, Star-RCXTd. Mentor, Calibree. Synopsys, Herculef. Cadence, Assure延时计算与静态时序分析a. Synopsys, Prime Timeb. Cadence, Pearlc. Mentor, SST Velocity形式验证 a. Mentor, FormalProb. Synopsys, Formalityc. Cadence, FormalCheck功能优化与分析 a. Synopsys, Power Compilerb. Synopsys, PowerMill-ACEHDLQA a. TransEDA, Verification Navigatorb. Synopsys, LEDAFPGA开发 a. Mentor, FPGAdvantageb. XILINX, ISEc. Altera, QuartusIISoC开发 a. Mentor, Seamless CVEb. Cadence, SPWc. Synopsys, Co-Centric版图设计工具 a. Cadence, Virtuosob. Mentor, IC-Stationc. 思源科技, Laker电路级仿真 a. Mentor, ELDOb. Mentor, ADMSc. Cadence, Spectre, Spectre RFd. Cadence, AMSe. Synopsys, Star-Hspice以下只是个人和本公司的评价，不一定十分全面，仅供参考。

cadence简介

cadence简介

3
现在需要设置元件参数，有三种方法，①菜单栏-> Edit-> Properties-> Objects，再点击要修改参数的元件，②先选中器件，再键入快捷键q，③选中器件，再点击工具栏Propertiy。
参数可以是以下三种形式的各种数学组合表达式，①变量，②常量，③skill语言函数。变量作参数会在仿真时用到。常量和skill语言函数作参数，在下面就会用到。
同样的方法继续设置NMOS参数，只是模型名为n18，栅长为固定值0.18u，栅宽设为pPar(“wn”)。设置好参数后的电路图如图3.9所示。
注意：①设置参数时不要自己输入单位，系统会自动加上。比如0.18uM是错误的写法。如果非要自己写单位，也要和数值之间留一个空格，否则系统会把M识别为变量。
2.
现在，我们可以启动Cadence了。在终端中输入命令
icfb&
出现Cadence初始界面，如图2.1所示。
然后就会打开Cadence的主控窗口CIW(Command Interpreter Window)。如图2.2所示：
这就是Cadence的集成设计环境，Cadence的大部分工具都可以从这里打开。其中最上方是标题栏，第二行是菜单栏。中间部分是输出区域，许多命令的结果在这里显示。一些出错信息也在这里显示，要学会从输出区域中获取相应的信息。接下来一行是命令输入行。Cadence的许多操作可以通过鼠标执行，也可以通过输入命令来执行。
进入连线命令后，于起点单击左键，再于终点单击左键。画完一段导线后，此时并没有退出画线命令，可以继续画连接线，直到画完所所有的连接线后，按ESC退出画线命令。连好线的电路图如图3.7所示。其中左右两条水平导线是后面连连接端口用的。
还可以对画好的线进行命名，键入快捷键l，在弹出的对话框中输入线名，比如a，点击Hide，然后将字母a移动到要命名的线附近点击左键放下，如果名字离线较远，则要求再单击所要命名的线。
cadence简介

cadence简介

.cdsinit文件：包含Cadence的一些初始化设置以及快捷键设置。
实际上，机房中我们已将各配置文件写好，只要在终端中执行
cds.setup
Cadence的相关配置文件就已经自动设置完毕。如果用户在启动Cadence后，发现无法使用快捷键，则需要把.cdsinit从Cadence的安装目录中拷贝到自己的工作目录下，在终端中输入：
此外还有一个What’new窗口，介绍Cadence新版本特性，不必理会，双击左上角将其关闭。
2.5
Cadence是以库来组织文件的。为了使我们的工作和系统自带库区别，我们需要建立自己的工作库。有两种方法来建立新库，一是通过菜单栏Tools->Library Maneger打开库管理器，另一种是通过File->New->Library来建立新库。这里我们用第一种方法建立新库。单击菜单栏Tools->Library Maneger，会打开LM(Library Maneger)窗口，如图2.3所示。
②点击工具栏的zoomin和zoomout按钮可以放大缩小电路图。键入快捷键f可以使电路图自动缩放到合适大小。
③编辑电路图过程中注意要及时保存，保存方法是菜单栏->Design->Save，也可以键入快捷键大写的S(Shift+s)来保存。
3
现在，我们要开始画一个标准的CMOS反相器。一个反相器包括PMOS，NMOS，VDD，GND。
同样的方法继续设置NMOS参数，只是模型名为n18，栅长为固定值0.18u，栅宽设为pPar(“wn”)。设置好参数后的电路图如图3.9所示。
注意：①设置参数时不要自己输入单位，系统会自动加上。比如0.18uM是错误的写法。如果非要自己写单位，也要和数值之间留一个空格，否则系统会把M识别为变量。
Cadence使用初步简介

Cadence使用初步简介

Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。

Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。

但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。

本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。

一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。

⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。

点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。

在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。

04集成电路版图基础-Cadence工具简介

04集成电路版图基础-Cadence工具简介


编辑好端口属性后，在版图编辑窗口中需 要添加端口的位置画一小矩形，之后再单 击一次，放置端口名，即完成一个端口。 这里的metal1端口图层仅表示连线关系， 不生成掩模板，无所谓规则，只要与实际 版图上的铝线连接即可。

添加power端口需要选择sym pin 模式， 打开create symbolic pin 窗口。 以添加vdd端口为例，
PMOS
NMOS
二、绘制版图
1、新建版图文件：
在库文件管理器 “cell”一栏中选中需 要设计版图的电路文 件 在库文件管理器菜单 中依次点击file— new—cell view，出 现新建文件窗口

文件名
文件库名
文件类型
选用工具

注意，版图文件的library name（库名）、 cell name（单元名）必须与电路文件相同。 点击“tool”右侧的工具选择按钮，选择 “virtuoso”，点击OK，完成新文件创建。

工艺库文件在工程创 建之初已经确定，不 用再做操作。而可供 选择的图层，根据不 同设计需求会有所不 同。常用图层名称及 其含义
版图图层名 称 Nwell Active Pselect Nselect Poly cc（或cont） Metal1 Metal2 Via
含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
2、版图编辑界面

版图编辑窗口中，顶端显示文件所对应的 库名、单元名、文件类型信息。 单元名 文件类型
库名

版图编辑窗口由icon menu（图标菜单）、 menu banner（菜单栏）、status banner（状 态栏）三部分组成。
cadence简介

cadence简介


EDA概述
• EDA技术特征：
（1）硬件采用工作站和PC机。 （2）具有IP模块化芯核的设计和可重复利用功能。 （3）EDA技术采用高级硬件描述语言描述硬件结构、参 数和功能，具有系统级仿真和综合能力。
EDA概述
• EDA工具一般由两部分组成：
逻辑工具 物理工具
物理工具主要实现物理布局布线。 逻辑工具基于网表、布尔逻辑、传输时序等概念。 该两部分由不同工具承担，利用标准化的网表文件进行 数据交换。
• Synopsys公司简介：
是为全球集成电路设计提供电子设计自动化(EDA) 软件工具的主导企业。为全球电子市场提供技术先进的 IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的 开发。总部设在美国加利福尼亚州Mountain View，有 超过60家分公司分布在北美、欧洲、日本与亚洲。 提供前后端完整IC设计方案的领先EDA工具供应商。 是EDA历史上第一次由一家EDA公司集成了业界最好的 前端和后端设计工具。
第二章 EDA概述
• 电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进 行电子自动化设计的一项技术。 • 涵盖内容：系统设计与仿真，电路设计与
仿真，印制电路板设计与校正，集成电 路版图设计数模混合设计，嵌入式系统 设计，软硬件系统协同设计，系统芯片 设计，可编程逻辑器件和可编程系统芯 片设计，专用集成电路设计等
EDA概述
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路 和电路元件实现这些描述。 • 优点：设计周期短，设计投入少，不涉及物理实现， 为后续设计留有很大发挥空间，增大了IP的灵活性和 适应性。 • 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
cadence软件介绍

cadence软件介绍

1．Allegro PCB Design CISAllegro PCB Design CISAllegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。

扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。

通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。

无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。

Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。

优点1、提供快捷，直观的，具备完备功能的原理图编辑工具2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率3、具备强大功能的CIS，帮助加速设计进程，降低项目成本4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的AMS-Simulatuor帮助提供设计的可生产性5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间功能特色全功能原理图编辑器Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。

版图技术——Cadence软件


安排管脚位置后按OK键＝＞系统生成并显示Symbol符号。
3) 输入标准图形符号。命令Add → Import Symbol...。 。
4) 修改两个符号后合并为一个Symbol： ① 对输入的标准符号去除输入、输出管脚名和接线点，保留框架和其它信息。 ② 在生成的Symbol中保留输入、输出管脚名和接线点。
② 在 Library Manager中,选命令File→New→ Library...,
③ 在New Library的文本区输入:abc，点击OK。
(2) 建新文件 1）方法1:① 在CIW,选 File→New→Cellview...,＝＞“Create New File” 对话框，
② 在Library Name文本区选择库名abc， ③ 在Cell Name中输入单元名inv， ④ 点击Tool文本区右端的按钮，出现下拉菜单。选择Composer-Schematic，在 View Name内自动生成Schematic，
③ 将二者合并成完整的Symbol。
5. 电路图的层次化设计 顶层电路由几个单元构成方框图。 从顶层电路中计数器和译码器的Symbol看它们的内部电路结构，要从顶层逐层向 下打开来看。
计数器和译码器
1）从顶层向下看 例：观看计数器各层电路图方法： ① 点击计数器的Symbol选中它。 ② 选命令Design→Hierarchy→Descend Edit…＜E＞ ＝＞ Descend对话框。
5) 加线名。点击图标Wire Name。
6）编辑器件属性 ① 选中器件。 ② 选命令Edit→Properties→Object…，或快捷键＜q＞。 ，
7）检查并存盘。命令Check and Save,或点击图标。 （2）建Symbol。 1) 在电路图窗选命令Design→Create Cellview →From Cellview...＝＞Cellview From Cellview对话框 2) 输入库名和单元名＝＞Symbol Generation Options对话框。

集成电路版图基础-Cadence工具简介

(1) DRC (Design Rule Check) 设计规则检 查。
(2) ERC(Electrical Rule Check) 电学规则检 查。
(3) LVS(Layout Versus Schemati) 版图和电 路图一致性比较
(4) LPE(Layout Parameter Extruction) 版 图寄生参数提取
或快捷键k或点击图标
2）点击任意所需一点为起点 3）移动鼠标到空白处再次点击完成标尺 4） 按＜Esc＞键停止标尺命令 5）按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。
选择Verify-probe菜单，在弹出窗口中可以 选择查看连接关系。
3、 LVS
Layout vs. schematic comparison（版 图与电路对比），检查设计完成的版图是 否与原电路相符。
在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。
注意：如果之前运行过LVS，此时会出现一 个提示窗口。选中form contents（重新创 建LVS文件内容） ，继续LVS。
如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。
LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
快捷键 p c q
Shift+k Shift+z
3、LSW：
layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。

集成电路版图基础-Cadence工具简介篇00


（b）
3. 复制(Copy) 1）复制命令Edit→copy，或快捷键c 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成复制 4） 按＜Esc＞键停止复制命令
4. 移动(move) 1）复制命令Edit→move，或快捷键m 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成移动 4） 按＜Esc＞键停止移动命令
k
Shift+k
Shift+z
Zoom in（放大） Ctrl+z
3、LSW：


layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。 如右图显示当前所用工艺库文 件位于“MYLIB”目录下，当前 选择的图层为“active”。


注意：如果之前运行过LVS，此时会出现 一个提示窗口。选中form contents（重新 创建LVS文件内容） ，继续LVS。

如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。

LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
Cadence工具简介
光电工程学院
王智鹏
一、浏览电路

Cadence virtuoso 基于linux操作系统， 主要包括电路系统设计工具、版图设计工 具和版图验证工具。软件启动后，会看到 全局管理窗口——CIW

在CIW窗口中点击“Tools”，选择 “library manager”打开库文件管理器。 并从中单击选择所需的library—cell—view， 双击“schematic”打开目标电路图。

EDA工具-Cadence

Cadence[编辑本段]Cadence 公司Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。

其解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其它各类型电子产品的设计。

其总部位于美国加州圣何塞（San Jose），在全球各地设有销售办事处、设计及研发中心，现拥有员工约4800名，2003年收入约11亿美元。

Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。

同时，Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计外包服务，协助客户进入新的市场领域。

自1991年以来，该公司已连续在国际EDA市场中销售业绩稳居第一。

全球知名半导体与电子系统公司均将Cadence软件作为其全球设计的标准。

Cadence 中国现拥有员工110人，拥有北京和上海两个研究开发中心，销售网络遍布全国。

Cadence在上海先后建立了高速系统技术中心和企业服务中心，为用户提供高质量、有效的专业设计和外包服务。

Cadenc e北京研发中心主要承担与美国总部EDA软件研发任务，力争提供给用户更加完美的设计工具和全流程服务。

Cadence 公司2003年斥5000万美元巨资在北京投资建立的中关村-Cadence软件学院，立志为中国电子行业培养更多面向集成电路和电子系统的高级设计人才。

Allegro系统互连设计平台Cadence Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。

应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联。

cadence工具介绍

标签：cadence工具介绍主要是cadence的常用工具：（一）System&LogicDesign&Verification1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大（二）Synthesis&Place&Route1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTLCompliler：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC3、SiliconEnsemble&PKS：硅谷早期做物理设计的工程师，几乎都用它。

是第一个布局布线工具4、FirstEncounter&SoCEncounter：继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic：噪声分析工具，权威6、Fire&Ice：分布参数提取工具，国内很多人用synopsys的StarRC7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s的PowerComplier相同。

8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute：很强大的布线器喔，但是不是一般人能用的到的。

我也是在cadence实习的时候爽过的，比astro快十倍不止。

（三）customICDesign1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker2、diva,dracula,assura：物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus（四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCBAllego最为典型了，很多大公司都用的。

Cadence使用初步简介

Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。

Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。

但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。

本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。

一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。

⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。

点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。

在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。

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（b）
3. 复制(Copy) 1）复制命令Edit→copy，或快捷键c 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成复制 4） 按＜Esc＞键停止复制命令
4. 移动(move) 1）复制命令Edit→move，或快捷键m 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成移动 4） 按＜Esc＞键停止移动命令
Cadence工具简介
光电工程学院
王智鹏
一、浏览电路

Cadence virtuoso 基于linux操作系统， 主要包括电路系统设计工具、版图设计工 具和版图验证工具。软件启动后，会看到 全局管理窗口——CIW

在CIW窗口中点击“Tools”，选择 “library manager”打开库文件管理器。 并从中单击选择所需的library—cell—view， 双击“schematic”打开目标电路图。

版图验证项目包括五项：
(1) DRC (Design Rule Check) 设计规则检 查。 (2) ERC(Electrical Rule Check) 电学规则检 查。 (3) LVS(Layout Versus Schemati) 版图和 电路图一致性比较 (4) LPE(Layout Parameter Extruction) 版 图寄生参数提取 (5) PRE(Parasitic Resistance Extruction) 寄生电阻提取

在schematic editing 窗口浏览分析电路。 常用指令及其快捷键
指令 快捷键 指令 快捷键 Wire（N…） Wire（W…）（添 Shift+w w （添加连线） 加总线） m c move（移动） Copy（复制） Property（查看属 s q Stretch（拉伸） 性） Zoom in（放大） Ctrl+z Zoom out（缩小） Shift+z p l Pin（添加引脚） 添加文本

工艺库文件在工程创 建之初已经确定，不 用再做操作。而可供 选择的图层，根据不 同设计需求会有所不 同。常用图层名称及 其含义
版图图层名 称 Nwell Active Pselect Nselect Poly cc（或cont） Metal1 Metal2 Via
含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
建立几何图形
1. 矩形（Rectangle） 1）建立矩形命令： Create→Rectangle或快捷键r 或点击图标
2）选取图层
3）画矩形。
(a) 点击左键 (b) 移动鼠标 (c) 点击左键建立矩形 (d) 完成的矩形
(a)
(b)
(c)
(d)
4）按＜Esc＞键停止画矩形命令。
2. 多边形（polygon） （1）方法1 ① 建立多边形命令： Create→polygon或快捷键shift+p 或点击图标。
2）点击任意所需一点为起点 3）移动鼠标到空白处再次点击完成标尺 4） 按＜Esc＞键停止标尺命令 5）按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。 工艺上为了区分P管、N管，分别添加 pselect和nselect两层。 为了实现电路功能，必须使用金属层布线， 并在金属与半导体之间制作引线孔
5. 拉伸(stretch) 1）复制命令：Edit→stretch，或快捷键s 或点击图标
2）点击目标图的一条边或一个顶点 3）移动鼠标到空白处再次点击完成拉伸 4） 按＜Esc＞键停止拉伸命令
6. 标尺(ruler) 1）标尺命令：window→create ruler， 或快捷键k或点击图标
PMOS
NMOS
二、绘制版图
1、新建版图文件：
在库文件管理器 “cell”一栏中选中需 要设计版图的电路文 件 在库文件管理器菜单 中依次点击file— new—cell view，出 现新建文件窗口

文件名
注意，版图文件的library name（库名）、 cell name（单元名）必须与电路文件相同。 点击“tool”右侧的工具选择按钮，选择 “virtuoso”，点击OK，完成新文件创建。

衬底连接与布线： MOS管衬底必须接到相应电位，有源区作 为源漏极也需要引线连接。半导体衬底材 料必须先制作active有源区，才能通过通孔 与金属引线连接。 根据不同工艺，通孔尺寸和间距不同。

版图设计过程中， 各层没有严格顺 序要求
器件连接关系及端口 ： 用铝线直接连接两管漏极，并可作为输出 端； 多晶硅连接两管栅极，制作通孔后连接金 属，作为输入端； 与金属相连的两管衬底作为power端。

端口名应为“vdd!”，
type 选为“jumper”， pin type 选择“metal1”。
I/O
可以在create symbolic pin窗口中选择 “shape pin”切换至create shape pin窗口。
三、版图验证与检查

版图验证是指采用专门的软件工具，对版 图进行若干项目的验证。例如： 是否符合设计规则？ 版图和电路图是否一致？ 版图是否存在短路、断路及悬空的节点？

点击OK，开始DRC，可以在CIW 窗口看到 运行信息。如果有错，CIW窗口会提示错 误数量及错误类型，并在版图编辑窗口出 现闪烁标记。
2
1
3
1
Active must be inside select
2
Gate enclosure of active： 0.30um
3
Active enclosure of gate： 0.45um
编辑好端口属性后，在版图编辑窗口中需 要添加端口的位置画一小矩形，之后再单 击一次，放置端口名，即完成一个端口。 这里的metal1端口图层仅表示连线关系， 不生成掩模板，无所谓规则，只要与实际 版图上的铝线连接即可。

添加power端口需要选择sym pin 模式， 打开create symbolic pin 窗口。 以添加vdd端口为例，


其中，DRC和LVS是必做的验证。
1、 DRC

Design rule checking （设计规则检查）。版图 的设计必须根据DRC 规则文件进行，不同工艺的 DRC 规则文件不同。
建议完成一部分设计之后就做一次，分阶段进行。避
免完成全图后再做DRC，错误之间相互牵连不便修改。


DIVA 下的DRC 规则文件名为divaDRC.rul。通 常与工艺库文件存放在相同目录。 在版图编辑窗口，单击菜单verify ——DRC，弹 出DRC 规则检查对话框，

添加端口： 从LSW 中选择合适的金属层，如metal1。 在版图编辑窗口中的菜单栏，选择 create—pin。开始为版图添加端口。 在“mode”选项后选择rectangle模式，在 create shape pin 窗口编辑输入输出端口。

可以在create shape pin窗口中选择 “sym pin”切换至create symbolic pin 窗口。
图标栏（Icon Menu)
常用指令及对应快捷键
指令 Rectangle（创 建矩形） move（移动） Stretch（拉伸） 快捷键 r m s 指令 Polygon（创建 多边形） Copy（复制） Property（查 看属性） 清除标尺 Zoom out（缩 小） 快捷键 p c q
Ruler（标尺）
② 选取图层。
③ 画多边形。 (a) 点击第一点 (b) 移动鼠标，以此点击各个拐点 (c) 双击或按＜Enter＞键使多边形 封闭 (d) 完成的多边形
(a)
(b)
(c)
(d)
（2）方法2 (a)绘制多个矩形 (b)使用合并命令edit-merge或快捷键 shift+m将矩形合并为多边形
（a）
k
Shift+k
Shift+z
Zoom in（放大） Ctrl+z
3、LSW：


layer select window（图层选 择窗口）。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层，以及各图层的图样属性。 如右图显示当前所用工艺库文 件位于“MYLIB”目录下，当前 选择的图层为“active”。

提取成功后，在版图文件的存放目录下， 增加一个extracted文件。打开可以看到提 取出来的器件和端口。 选择Verify-probe菜单，在弹出窗口中可以 选择查看连接关系。

3、 LVS
Layout vs. schematic comparison（版 图与电路对比），检查设计完成的版图是 否与原电路相符。 在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。


注意：如果之前运行过LVS，此时会出现 一个提示窗口。选中form contents（重新 创建LVS文件内容） ，继续LVS。

如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。

LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
2、版图编辑界面

版图编辑窗口中，顶端显示文件所对应的 库名、单元名、文件类型信息。 单元名 文件类型
库名

版图编辑窗口由icon menu（图标菜单）、 menu banner（菜单栏）、status banner（状 态栏）三部分组成。