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E D A程序改错题内部编号：（YUUT-TBBY-MMUT-URRUY-UOOY-DBUYI-0128）程序改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：CASE sel ISWHEN“00”=>q<=a；WHEN“01”=>q<=b；WHEN“10”=>q<=c；WHEN“11”=>q<=d；END CASE；答案：CASE语句缺“WHEN OTHERS”语句。
2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY add ISPORT（data_in1, data_in2：IN INTEGER；data_out：OUT INTEGER）；END add；ARCHTECTURE add_arch OF add ISCONSTANT a:INTEGER<=2；BEGINdata_out<=( data_in1+ data_in2) * a；END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。
3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：ARCHITECTURE test_arch OF test ISBEGINSIGNAL B：STD_LOGIC；Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。
一、单项选择题（30 分，每题 2 分）1．以下对于适配描绘错误的选项是 BA．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最后的下载文件B．适配所选定的目标器件能够不属于原综合器指定的目标器件系列C．适配达成后能够利用适配所产生的仿真文件作精准的时序仿真D ．往常， EDAL 软件中的综合器可由专业的第三方EDA 企业提供，而适配器则需由FPGA/CPLD 供给商供给2 ．VHDL 语言是一种构造化设计语言；一个设计实体（电路模块）包括实体与构造体两部分，构造体描绘 D 。
A ．器件外面特征B ．器件的综合拘束C．器件外面特征与内部功能 D ．器件的内部功能3 ．以下表记符中， B 是不合法的表记符。
A ．State0 B．9moon C． Not_Ack_0 D． signall4 ．以下工具中属于 FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC． MATLAB D ． QuartusII5．进度中的变量赋值语句，其变量更新是A。
A ．立刻达成B ．按次序达成C．在进度的最后达成 D ．都不对6．以下对于CASE语句描绘中错误的选项是 AA ．CASE 语句履行中能够不用选中所列条件名的一条B ．除非全部条件句的选择值能完好覆盖CASE 语句中表达式的取值，不然最末一个条件句的选择一定加上最后一句“WHENOTHERS=>< 次序语句 > ”C． CASE 语句中的选择值只好出现一次D ． WHEN 条件句中的选择值或表记符所代表的值一定在表达式的精选文档取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 BA ． STD_LOGIC_ARITHB． STD_LOGIC_1164C．STD_LOGIC_UNSIGNEDD．STD_LOGIC_SIGNED8．鉴于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ A→综合→适配→时序仿真→编程下载→硬件测试。
08EDA复习题一、单项选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最终产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B.①② C.④⑤ D.④②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
（这个内容不要）5•流水线设讣是一种优化方式，下列哪一项对资源共享描述正确.DlP 嘉应学院电子信息工程学院考试题样题（A卷）时间：120分钟＜2009年6月）考试形式:闭卷一、选择题（20分）1・下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A.原理图/HDL文本输入f适配一综合一功能仿真一编程下载一硬件测试B.原理图用DL文本输入一功能仿真一综合一适配一编程下载f fl®件测试C.原理图用DL文本输入一功能仿真一综合一编程下载一f适配®件测试:D.原理图/HDL文本输入一功能仿真f适配一编程下载一综合一fig件测试6.A.而积优化方法,B.速度优化方法,C.而积优化方法,D・速度优化方法,不会有速度优化效果不会有而积优化效果可能会有速度优化效果可能会有而积优化效果在VHDL语言中，下列对时钟边沿检测描述中，错误的是 DA.B.C.ifelk* event and elk = T thenfal1ing_edge(elk) thenelk* event and elk = © thenD. if elk* stable and not elk =then7状态机编码方式中•其中 C 占用触发器较多，但英实现比较适合FPGA的应用A・状态位直接输出型编码2.综合是EDA设讣流程的关键步骤，综合就是把抽象设讣层次中的一种表示转化成另一种表示的过程：在下而对综合的描述中， C 是错误的。
A・综合就是将电路的髙级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件:B・C,D・顺序编码一位热码编码以上都不是子系统设计优化・主要考虑提高资源利用率减少功耗（即而积优化），以及提髙运行速B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约朿:度（即速度优化）：指出下列那种方法是速度优化 A C.综合是纯软件的转换过程，与器件硬件结构无关;A・流水线设计 B.资源共享3・D. 综合可理解为，将软件描述与给世的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
三、改错；找到5处错误并改正（10分）LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ；ENTITY CNT4 ISPORT ( CLK ：IN STD_LOGIC ;Q ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0））END ；ARCHITECTURE bhv OF CNT ISSIGNAL Q1 : STD_LOGIC_VECTOR（3 DOWNTO 0）；BEGINPROCESS （CLK）BEGINIF CLK'EVENT AND CLK THENQ1 〈= Q1 + 1 ;END PROCESS ；Q 〈= Q1 ；END bhv;四、设计,要求写出完整的vhdl代码。
(65分）1、16位硬件加法器，要求有进位输入和进位输出。
（15分）2、七段数码管译码显示电路设计(数码管共阳极接法）（12分)要求输入BCD码，输出驱动数码管显示0到93、十进制加法计数器，要求有复位功能。
(13分）4、上升沿触发的D触发器，要求用三种方式描述,实体可只写一个。
（15分）B ： IN STD_LOGIC_VECTOR（15 DOWNTO 0) ；S ： OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ；COUT ： OUT STD_LOGIC )；END ADDER4B ;ARCHITECTURE behav OF ADDER16 ISSIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0）；SIGNAL AA,BB ： STD_LOGIC_VECTOR（16 DOWNTO 0） ; BEGINAA〈='0'&A ；BB<=’0'＆B ;SINT <= AA + BB + CIN ；S <= SINT(15 DOWNTO 0）；COUT <= SINT（16）；END behav ；实体正确7分，能完成加法5分,进位正确3分2、七段数码管译码显示电路设计（数码管共阳极接法）（12分）要求输入BCD码，输出驱动数码管显示0到9LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164。
2008～2009学年第一学期EDA技术A卷适用：06级电子信息工程专业EDA技术A一、填空题：（共20分，每空1分）1、在VHDL程序设计中，常用的库有（IEEE库）（STD ）（WORK ）库等。
2、Max_plusII为原理图输入设计配备了各种需要的元件库，它们分别是（基本逻辑元件库）（宏功能元件库）（宏功能块LPM库）。
3、采用原理图输入设计的文件后缀为（.gdf ），采用波形图输入设计的文件后缀为（.wdf ）4、在VHDL中的数值类属性测试函数主要有（left）（right）（high ）和LOW。
5、FPGA/CPLD的设计流程为（设计输入）、（综合）（适配）（时序仿真与功能仿真）（编程下载）（硬件测试）。
6、若D<= “11” & ‘00’ & “01”，则D的值为（“110001”）。
7、若定义W : BUFFER STD_LOGIC_VECTOR(0 TO 5)，程序中有W<=“100111”；则W(2)的值为（0 ）。
8、定义signal f,g:std_logic_vector(5 downto 0); 若f的值为“101011”，若执行g<=(5=>f(1),4=>’1’, others=>f(4)); 则g的值是（110000 ）。
二、简答题：（共10分）1、VHDL程序一般包括几个组成部分，每部分的作用是什么？答：VHDL程序一般包括3个组成部分，它们是（1）实体，它描述的是电路器件的端口构成和信号属性；（2）结构体，描述设计实体的内部结构和外部设计实体端口间的逻辑关系；（3）库及程序包的声明，在设计实体中的语句可以使用库中相应程序包的数据和文件。
2、什么叫顺序语句，它的适用范围是什么？VHDL有那几种基本的顺序语句？答：执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。
一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。
P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。
EDA期末试卷一、填空题1．一般把EDA技术的发展分为 MOS时代、 CMOS代和 ASIC 三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、 HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名） .VHD 。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：。
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器B.综合器C.适配器D.下载器12．在执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. SimulatorC. CompilerD.Timing Analyzer13．VHDL常用的库是（A ）A. IEEEB.STDC. WORKD. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）A.变量赋值B.信号赋值C.PROCESS语句D.WHEN…ELSE 语句15．在VHDL中，用语句（D ）表示clock的下降沿。
A. clock’EVENTB. clock’EVENT AND clock=’1’C. clock=’0’D. clock’EVENT AND clock=’0’16． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
程序改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段：●CASE sel IS●WHEN“00”=>q<=a；●WHEN“01”=>q<=b；●WHEN“10”=>q<=c；●WHEN“11”=>q<=d；●END CASE；●答案：CASE语句缺“WHEN OTHERS”语句。
2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段：●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY add IS● PORT（data_in1, data_in2：IN INTEGER；● data_out：OUT INTEGER）；●END add；●ARCHTECTURE add_arch OF add IS●CONSTANT a:INTEGER<=2；●BEGIN●data_out<=( data_in1+ data_in2) * a；●END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。
3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：●ARCHITECTURE test_arch OF test IS●BEGIN●SIGNAL B：STD_LOGIC；●Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。
4.已知A和Q均为BIT类型的信号，请判断下面的程序片段：●ARCHITECTURE archtest OF test IS●BEGIN●CASE A IS●WHEN ‘0’=>Q<=‘1’；●WHEN ‘1’=>Q<=‘0’；●END CASE；●END archtest；答案：CASE语句应该存在于进程PROCESS内。
三．判断改错题（3分×6题）（评分标准：给出正确答案1分/题；答案基本正确0.5分/题。
）1．已知A和Q均为BIT类型的信号，请判断下面的程序片断：ARCHITECTURE test OF test ISBEGINCASE A ISWHEN '0' => Q <= '1' ；WHEN '1' => Q <= '0' ；END CASE ；END test ；【参考答案】： CASE语句应该存在于进程PROCESS内。
2．已知start为STD_LOGIC类型的信号，sum是INTEGER类型的信号，请判断下面的程序片断：PROCESS (start)BEGINFOR i IN 1 TO 9 LOOPsum := sum + i ；END LOOP ；END PROCESS ；【参考答案】： sum是信号，其赋值符号应该由“:=”改为“<=”。
3．已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片断：ARCHITECTURE test OF test ISBEGINSIGNAL B ：STD_LOGIC ；Q <= B ；END test ；【参考答案】：信号SIGNAL的申明语句应该放在BEGIN语句之前。
4．已知A和B均为STD_LOGIC类型的信号，请判断下面的语句：A <= '0' ；B <= 'x' ；【参考答案】：不定态符号应该由小写的‘x’改为大写的‘X’。
5．已知A为INTEGER类型的信号，B为STD_LOGIC类型的信号，请判断下面的程序片断：ARCHITECTURE test OF test ISBEGINB <= A ；END test ；【参考答案】： A和B的数据类型不一致，不能相互赋值。
6．已知sel是STD_LOGIC_VECTOR(1 DOWNTO 0)类型信号，而a、b、c、d、q均为STD_LOGIC 类型信号，请判断下面给出的CASE语句：CASE sel ISWHEN “00” => q <= a ；WHEN “01” => q <= b ；WHEN “10” => q <= c ；WHEN “11” => q <= d ；END CASE ；【参考答案】： CASE语句缺“WHEN OTHERS”语句。
四、判断下面程序中是否有错误，若有错误请改正；1、SIGNAL A,EN:STD_LOGIC;PROCESS(A,EN)VARIABLE B:STD_LOGIC;BEGINIF EN=‘1’ THENB<=A;END ;END PROCESS;2、RCHITECTURE ONE OF SAMPLE ISVARIABLE A，B，C：INTEGER；BEGINC<=A+B；END ;五、判断下列程序是否有错误，如有则指出错误所在（10分）程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY zyt12 ISPORT(R,EN,CP: IN bit;Q: BUFFER STD_LOGIC_VECTOR(0 DOWNTO 3);CO: OUT STD_LOGIC);END zyt;ARCHITECTURE c10 OF zyt12BEGINCO<='1' WHEN(EN='1' AND Q="1011") ELSE；'0';PROCESS(R,CP)BEGINIF R='1' THENQ<="0000";ELSIF (CP'EVENT AND CP<='1') THENIF EN='0' THENQ<=Q;ELSIF Q="1011" THENQ<=‘0000’;ELSEQ:=Q+1;END IF;END PROCESS;END one;仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS; -- 31 END one; -- 32 1.在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2.修改相应行的程序：错误1 行号：9程序改为：TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= "00000001、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK，RST，ENA: IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, RST, ENA)BEGINIF RST = '1' THEN CQI <= '0000'; "0000" ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = "1" THEN CQI <= CQI + 1; '1'ELSE CQI <= "0000";END IF; END IF; OUTY <= CQI ;END PROCESS;COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END behav;2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLK_6D ISPORT (CLK,RST: IN STD_LOGIC;CLK_OUT: OUT STD_LOGIC);END CLK_6D;ARCHITECTURE ONE OF CLK_6D ISVARIABLE TEMP:STD_LOGIC; SIGNALBEGINPROCESS(CLK)VARIABLE CNT6D: INTEGER RANGE 0 TO 3;CONSTANT SIGN: INTEGER:=2;BEGINIF (RST = “1”) THEN TEMP <= “0”; '1' , '0'ELSIF CLK'EVENT AND CLK='1' THEN (CLK'EVENT AND CLK='1')IF (CNT6D = SIGN) THENCNT6D := 0;TEMP <= NOT TEMP;ELSE CNT6D := CNT6D+1;END IF;END IF;END PROCESS;CLK_OUT <= TEMP;END ONE;3、library ieee;use ieee.std_logic_1164.all;entity encoder isport(b: in std_logic(7 downto 0);b:in std_logic_vector(7 downto 0)y: out std_logic(2 downto 0)); y:out std_logic_vector(2 downto 0) end encoder;architecture one of encoder isbeginprocess (b)begincase b iswhen "01111111"=>y<="111";when "10111111"=>y<="110";when "11011111"=>y<="101";when "11101111"=>y<="100";when "11110111"=>y<="011";when "11111011"=>y<="010";when "11111101"=>y<="001";when "11111110"=>y<="000";when others => null;end case;end process;end one;4、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY counter ISPORT ( reset: IN STD_LOGIC;clock: IN STD_LOGIC;num: buffer integer range 0 to 3；多一个“；”);END;ARCHITECTURE behav OF jishu IS jishu改为 counter BeginProcess(reset,clock)BeginIf reset=’1’ thennum<=0;Elsif rising_edge(clock) thenIf num=3 thennum<=0;elsenum<=num+1;少end if; end if;end process;end;5、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED; STD_LOGIC_UNSIGNED.ALL ENTITY LX3_2 ISPORT(CLK,CLR,OE:IN BIT;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END LX3_2;ARCHITECTURE struc OF LX3_2 ISVARIABLE Q_TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL BEGINPROCESS(CLR) PROCESS(CLK)BEGINIF CLR='0' THEN Q_TEMP<='00000000'; "00000000"ELSIF CLK='1' THENQ_TEMP<=D;ELSE Q_TEMP<=Q_TEMP;END IF;END PROCESS;Q<=Q_TEMP WHEN OE='1' ELSE"ZZZZZZZZ";END struc;6、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY LX3_2 ISPORT( A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);B :IN STD_LOGIC(3 DOWNTO 0); STD_LOGIC_VECTORGT,LT,EQ: OUT STD_LOGIC);END LX3_2;ARCHITECTURE one OF LX8_2 IS LX3_2BEGINPROCESS(A,B)BEGINGT<='0';LT<='0';EQ<='0';IF A>B THEN GT<=”0”; '0'ELSIF A<B THEN LT<=”0”; '0'ELSE EQ<=”0”; '0'END IF;END PROCESS;END one;1、在程序中存在两处错误，试指出，并说明理由：错误1原因：case顺序语句必须放在进程语句Process内。
