时序逻辑电路测试及研究 预习报告

时序逻辑电路的设计方法第一步：原始状态图和原始状态表的建立。

第二步：状态化简。

第三步：状态分配。

第四步：做出状态转移和激励列表。

第四步：写出激励方程和输出方程。

第五步：做出逻辑图。

常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。

在需要其他任意一种进制的计数器时，常用已有的计数器产品经过外电路的不同连接方式来加以实现。

RHF43BDIE2V假定已有的是N进制计数器，而需要得到的是M进制计数器。

这时有M<N和M>N两种可能的情况。

下面简要介绍两种情况下构成任意一种进制计数器的方法。

M<N的情况在N进制计数器的顺序计数过程中，若设法使之跳越N-M个状态，就可以得到M进制计数器了。

实现跳越的方法有置零法（或称复位法）和置数法（或称置位法）两种。

置零法适用于有异步置零输入端的计数器。

它的工作原理是：设原有的计数器为N进制，当它从全0状态S。

开始计数并接收了M个计数脉冲以后，电路进入SM状态。

如果将SM状态译码产生一个置零信号加到计数器的异步置零输入端，使计数器立即返回到S。

状态，这样就可以跳过N-M个状态而得到M进制计数器（或称为分频器）。

图9- 27(a)为置零法原理示意图。

图9 - 27(a)表示了两种情况。

一是对于同步置零（如74LS163），硬一O时，并不立即置零，而耍下一个CP脉冲到来时，才将输出置零，所以计到SM，时CR -0，电路从SM．开始置零。

另一种是异步置零（如74LS161），置零不受．CP脉冲控制，CR -0时，电路立即置零，因此电路必须计数到SM，如图9- 27(a)中虚线所示。

由于电路一进入SM状态后立即又被置成S。

状态，所以SM状态仅在极短的瞬时出现，在稳定的状态循环中不包括SM状态。

置数法与置零法不同，它是通过给计数器重复置入某个数值的方法跳越N-M个状态，从而获得M进制计数器的，如图9 - 27(b)所示。

时序逻辑电路实验报告一、实验目的1. 加深理解时序逻辑电路的工作原理。

2. 掌握时序逻辑电路的设计方法。

3. 掌握时序逻辑电路的功能测试方法。

二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。

2、实验内容：（1）按要求完成上述电路的功能。

（2）验证其功能是否正确。

四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程）首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。

画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。

然后通过化简卡诺图，得到对应的次态的状态方程；然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。

然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。

接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。

五、实验电路（画出完整的逻辑电路图和器件接线图）六、总结调试过程所遇到的问题及解决方法，实验体会1、设计过程中遇到过哪些问题？是如何解决的？在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。

2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。

时序电路实验预习报告1 、时序电路组成原理和控制原理是什么？时序逻辑电路通常有组合电路和存储电路组成，控制部分主要有时钟信号及其他初态控制信号控制。

2 、状态图中的控制信号对状态的影响主要是：进行不同状态之间的转换控制，以及电路的工作停止或者单步运行。

3 、对状态机进行设置时应注意的问题：首先，应该确定信号状态、转变的条件，不能将转换条件设定错误，否则容易出现状态机不工作等；其次，注意一些控制信号对状态机的影响，其中dp=1时状态机进行单步运行，tj=1时，状态机停止，qd由1到0时，电路启动为1，状态机处于连续工作状态。

思考题：1.时序电路实行了哪几种启停控制逻辑？实行了启动、单拍、停机等控制信号来控制2.举例说明机器周期、节拍、脉冲？通常定义为从内存中读取一个指令字的最短时间，又称机器周期。

如：完成一个取指令需要6个状态周期，那么该机器的机器周期为6个状态周期。

一个节拍电位表示一个CPU周期的时间。

即与上例中的6个状态周期相同。

在一个节拍电位中又包含若干个节拍脉冲，节拍脉冲表示较小的时间单位。

把一个机器周期分为若干个相等的时间段，每一时间段对应一个节拍信号，称为节拍脉冲信号。

节拍的宽度取决于CPU完成一次基本操作的时间，如ALU完成一次正确的运算，寄存器间的一次传送等。

总而言之，节拍与机器周期等同，节拍脉冲即为机器周期的分成若干相等时间段。

3.单步运行状态如何进入？用途是什么？先将dp=0，tj=0，qd由1到0，然后令dp=1，机器进入单步运行状态。

用途是：每次只读一条指令，能观察到微指令的代码与当前微指令的执行结果。

实验日志10月20日今天主要参看了状态机的设定资料，基本学会了怎么样进行状态机的创建基本设定。

但是发现状态机设定中状态向导设定部分需要认真仔细，否则会得到的状态机就会出现各种问题。

10月21日主要进行了实验五中状态机的设定。

设定过程中发现时钟信号和reset 信号必须保留，而且不能进行名字的改变，否则不能进行下一步设定。

一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。

2. 熟悉常用时序逻辑电路器件的结构和功能。

3. 培养实际操作能力，提高电路设计水平。

二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。

本实验主要涉及同步计数器和寄存器的设计与测试。

三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。

2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。

五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。

（2）根据状态转换表，画出状态转换图。

（3）根据状态转换图，画出电路图。

（4）将电路图连接到实验箱上，并进行调试。

（5）观察计数器输出，验证计数功能是否正确。

2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。

（2）根据真值表，画出电路图。

（3）将电路图连接到实验箱上，并进行调试。

（4）观察寄存器输出，验证寄存功能是否正确。

六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。

观察计数器输出，验证计数功能正确。

2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。

观察寄存器输出，验证寄存功能正确。

七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。

在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。

八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。

2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。

3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。

时序电路实验报告总结
时序电路实验报告总结示例如下:
1. 实验目的
本次实验的目的是了解时序电路的基本概念、分析方法和实际应用,掌握时序电路的设计与分析方法,提高实验技能水平。

2. 实验内容
本次实验包括时序电路的基本概念、线性时序电路分析方法、非线性时序电路分析方法、时序电路的建模与仿真、时序电路的实现与测试等环节。

3. 实验过程
(1) 时序电路的基本概念
在这一部分,学生对时序电路的基本概念和控制信号的定义、时
序电路的时序系数、时序电路的稳定性分析等知识点进行学习和掌握。

(2) 线性时序电路分析方法
在这一部分,学生通过搭建简单的线性时序电路,学习线性时序
电路的分析方法,包括基尔霍夫变换、拉普拉斯变换、傅里叶变换等。

(3) 非线性时序电路分析方法
在这一部分,学生通过搭建非线性时序电路,学习非线性时序电
路的分析方法,包括拉普拉斯变换、基尔霍夫变换、傅里叶变换、诺
特定里定理等。

(4) 时序电路的建模与仿真
在这一部分,学生通过搭建时序电路的模型,使用仿真软件进行
时序电路的仿真分析,学习时序电路的建模方法和仿真软件的使用。

(5) 时序电路的实现与测试
在这一部分,学生通过搭建时序电路,进行实际的测试,学习时序电路的实现方法和测试技巧。

4. 实验结果
在实验过程中,学生通过搭建、分析、仿真和实现时序电路,对时序电路的概念、分析方法、建模和实现技巧进行了深入了解,并掌握了时序电路的实际应用能力。

5. 实验结论
通过本次实验,学生掌握了时序电路的基本概念、分析方法、建模和实现技巧,能够灵活运用时序电路进行实际的电路设计和分析,提高了实验技能水平。

实验六时序逻辑电路测试及研究一、IC手册74LS0074LS7374LS17574LS10二、实验内容、测试电路及测试表格1、异步二进制计数器(1) 按图5.1 接线。

(2) 由CP 端输入单脉冲，测试并记录Q1—Q4 状态及波形(可调连续脉冲)。

表6.1A 表6.1Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q10 0 0 0 0910 0 1 0 9 1 0 0 0 1 10 1 0 1 0 1 10 2 0 0 1 0 11 1 0 1 1 2 11 3 0 0 1 1 12 1 1 0 03 124 0 1 0 0 13 1 1 0 1 4 135 0 1 0 1 14 1 1 1 0 5 146 0 1 1 0 15 1 1 1 1 6 157 0 1 1 1 16 0 0 0 0 7 168 18Q1 Q2 Q3 Q42、异步二—十进制加法计数器(1) 按图5.2 接线。

QA 、QB 、QC 、QD 4 个输出 端分别接发光二极管显示，CP 端接连续脉冲或 单脉冲。

(2) 在CP 端接连续脉冲，观察CP 、QA 、QB 、QC 、 QD 的波形。

(3) 画出CP 、QA 、QB 、QC 、QD 的波形。

表6.2A 表6.2QD QC QB QA QD QC QB QAQD QC QB QA QD QC QB QA 0 0 0 0 0 6 0 1 1 0 0 6 1 0 0 0 1 7 0 1 1 1 1 7 2 0 0 1 0 8 1 0 0 0 2 83 0 0 1 1910 0 1 3 9 4 0 1 0 0 10 0 0 0 0 4 10 5 011 11 01511QA QB QC QD3、移位寄存器型计数器(1) 按图5.3 接线构成环形计数器，将A 、B 、C 、D 置为1000，用单脉冲计数，记录各触发器状态。

表6.3 A B C D A B C D 1 1 2 23 34 4 55A B C D(2) 改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。

时序电路测试及研究报告在现代电子技术领域中，时序电路扮演着至关重要的角色。

它是一种能够根据时间顺序来处理和存储信息的电路，广泛应用于计算机、通信、控制等众多领域。

为了确保时序电路的可靠性和性能，对其进行准确有效的测试是必不可少的环节。

本文将围绕时序电路的测试方法展开讨论，并对相关研究成果进行梳理和分析。

一、时序电路的基本概念和特点时序电路由组合逻辑电路和存储单元（如触发器、锁存器等）组成。

与组合电路不同，时序电路的输出不仅取决于当前的输入，还与过去的输入序列以及存储单元的状态有关。

这使得时序电路具有记忆功能，能够实现复杂的逻辑操作和状态转换。

常见的时序电路类型包括计数器、移位寄存器、有限状态机等。

它们在数字系统中承担着不同的任务，如计数、数据存储和传输、控制逻辑的实现等。

二、时序电路测试的重要性1、确保电路的正确性在设计和制造过程中，由于各种原因（如设计错误、制造缺陷、环境干扰等），时序电路可能存在故障。

通过测试，可以及时发现并纠正这些问题，保证电路能够按照预期的逻辑功能工作。

2、提高系统的可靠性在一些对可靠性要求极高的应用场景（如航空航天、医疗设备等）中，时序电路的故障可能会导致严重的后果。

有效的测试可以降低故障发生的概率，提高整个系统的可靠性和稳定性。

3、缩短产品开发周期早期发现和解决时序电路中的问题，可以避免在后续的开发阶段进行大规模的修改和返工，从而缩短产品的开发周期，降低成本。

三、时序电路测试的方法1、功能测试功能测试是最直观的测试方法，通过向电路输入一系列的测试向量，观察输出是否与预期的结果相符。

这种方法简单易行，但对于复杂的时序电路，可能需要大量的测试向量才能覆盖所有的功能情况。

2、时序测试时序测试主要关注电路的时序特性，如时钟频率、建立时间、保持时间等。

通过使用专业的测试设备（如逻辑分析仪、示波器等）来测量这些参数，以确保电路在时序方面满足设计要求。

3、故障模拟故障模拟是一种通过在电路模型中注入故障，然后分析测试向量对故障的检测能力的方法。

时序逻辑电路实验报告一、实验目的1、掌握时序逻辑电路的设计过程。

2、了解时序电路器件的构成，用触发器设计一些简单的时序电路。

二、实验原理如果电路任一时刻的输出不仅取决于当时的输入信号，还取决于电路原来的状态，或者说还与以前的输入信号有关，具备这种逻辑功能特点的电路我们称之为时序逻辑电路。

根据时序电路的时钟信号是否相同，即触发器是否同时翻转，又可以把时序电路分为异步时序电路和同步时序电路。

分析一个时序电路，就是要找出给定时序电路的逻辑功能。

步骤如下：1、从给定逻辑图得出每个触发器的驱动方程；2、由驱动方程得到触发器的状态方程，从而得到时序电路的状态方程组；3、根据逻辑图写出时序电路的输出方程。

4、根据得到的方程式画出逻辑图。

5、检查电路是否能够自启动，进行逻辑修改，实现自启动。

而异步时序电路和同步时序电路的分析方法又不尽相同，在异步时序电路中，状态发生转换时，并不是所有触发器都翻转，只有有时钟信号的才计算触发器次态，没有时钟信号的触发器保持状态不变。

如果想使电路的逻辑功能一目了然，可以用状态转换真值表、状态转换图和时序图等三种方法来表示，他们之间可以相互转换。

为一个四位扭环计数器和其工作波形，并且该计数器可以自行启动。

其工作状态为0000→0001 →0011 →0111 →1111 →1110 →1100 →1000，然后再回到0000重新开始计数。

三、实验器件74175是四D型触发器，有公共的清零端和公共时钟信号，包含四组相同的D触发器，上升沿触发，清零端低电平有效。

四、实验内容1、用D触发器7474设计一个异步减法计数器，验证功能并画出逻辑图。

2、制作任意进制加法计数器。

（7进制计数器，同步）3、用JK触发器7476设计一个九进制同步加法计数器，搭建电路验证其功能，并画出逻辑图。

4、用JK触发器和门电路设计111序列信号检测器，有一个信号输入端口X，一个输出端口Y，当X输入序列111时，输出Y=1。

时序电路测试及研究实验报告总结时序电路是数字电路中的一种重要电路，用于在特定的时间顺序下控制电路的工作状态。

为了确保时序电路的正确性和可靠性，需要进行测试和研究。

本文将对时序电路测试及研究进行总结。

时序电路测试是为了验证时序电路的功能和性能是否符合设计要求，并发现可能存在的故障和缺陷。

测试的过程包括建立测试模型、编写测试程序、执行测试、对测试结果进行分析和评估等步骤。

测试模型是根据时序电路的逻辑功能和时序特性构建的，通过模拟输入信号和观察输出信号的方式进行测试。

测试程序是根据测试模型编写的，用于生成输入信号并对输出信号进行观测和分析。

执行测试时，需要将测试程序加载到测试平台上，并对时序电路进行测试。

测试结果的分析和评估可以通过比对预期输出和实际输出，检测故障和缺陷的位置和原因。

时序电路测试中常用的方法包括模拟仿真和硬件验证。

模拟仿真是利用计算机软件对时序电路进行逻辑仿真和时序仿真，通过模拟输入信号和观察输出信号来验证电路的功能和时序特性。

硬件验证是将时序电路实现在硬件平台上，通过实际输入信号和观察输出信号来验证电路的功能和时序特性。

模拟仿真具有成本低、测试周期短等优点，但无法完全覆盖复杂电路的所有状态和时序情况；硬件验证具有真实性强、能够全面测试等优点，但成本高、测试周期长。

因此，根据具体的需求和条件，选择合适的测试方法进行时序电路的测试。

时序电路研究是为了深入理解时序电路的工作原理和特性，提高电路的性能和可靠性。

研究的内容包括时序电路的设计方法、时序电路的优化技术、时序电路的故障诊断和容错技术等。

时序电路的设计方法可以通过逻辑综合和时序优化等技术，提高电路的性能和功耗；时序电路的优化技术可以通过时序约束和时钟校正等技术，提高电路的工作速度和稳定性；时序电路的故障诊断和容错技术可以通过故障模型和故障检测算法等技术，提高电路的可靠性和容错性。

时序电路测试及研究是保证时序电路功能和性能的重要手段。

通过测试，可以发现电路中可能存在的故障和缺陷，及时修复和改进电路；通过研究，可以深入理解电路的工作原理和特性，提高电路的性能和可靠性。

一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。

2. 掌握时序逻辑电路的设计方法和测试方法。

3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。

二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。

本实验主要涉及计数器和寄存器两种时序逻辑电路。

计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。

常见的计数器有二进制计数器、十进制计数器和可编程计数器等。

寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。

常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。

三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。

（2）设计一个10进制计数器，实现0-9的循环计数。

2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。

（2）设计一个移位寄存器，实现数据的右移和左移。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试计数器的计数功能。

2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试寄存器的存储和读取功能。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。

（2）10进制计数器能够实现0-9的循环计数。

2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。

（2）移位寄存器能够实现数据的右移和左移。

3. 时序逻辑电路测试（1）计数器的计数功能正常。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

时序电路测试及研究实验报告总结时序电路测试及研究实验报告总结一、实验目的1. 理解时序电路的基本概念和原理；2. 学习时序电路的设计方法；3. 掌握时序电路测试方法。

二、实验器材1. 电源；2. 示波器；3. 函数发生器；4. 逻辑分析仪。

三、实验原理1. 时序电路的概念和分类：时序电路是指由触发器、计数器等组成的数字电路，按照信号传递时间顺序控制输出信号状态。

根据输入输出关系可分为同步时序电路和异步时序电路。

2. 触发器：触发器是一种用于存储二进制信息的数字元件，它可以将输入信号转换为稳定的输出信号，并能够保持该状态。

3. 计数器：计数器是一种用于计数的数字元件，它能够根据输入信号进行计数，并在达到设定值后产生输出信号。

四、实验步骤与结果1. D触发器测试：（1）连接D触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察D触发器的时序波形。

结果：通过实验，我们得到了D触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。

2. JK触发器测试：（1）连接JK触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察JK触发器的时序波形。

结果：通过实验，我们得到了JK触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。

3. T触发器测试：（1）连接T触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察T触发器的时序波形。

结果：通过实验，我们得到了T触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。

4. 计数器测试：（1）连接计数器并设置计数范围；（2）使用函数发生器模拟输入脉冲，并使用示波器检测计数范围内产生的输出信号；（3）通过逻辑分析仪观察计数器的时序波形。

结果：通过实验，我们得到了计数器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。

一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。

二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。

其基本结构包括触发器、计数器等。

触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。

计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。

三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。

（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。

（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。

2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。

（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。

（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。

四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。

在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。

2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。

在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。

五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。

时序电路实验报告时序电路实验报告引言：时序电路是数字电路中的一种重要类型，它能够根据输入信号的时序关系来控制输出信号的变化。

本次实验旨在通过设计和测试不同类型的时序电路，加深对时序电路原理和应用的理解。

一、实验目的本次实验的主要目的有以下几点：1. 理解时序电路的基本原理和工作方式；2. 学会使用逻辑门和触发器等基本元件构建时序电路；3. 掌握时序电路的设计和测试方法。

二、实验器材和元件1. 实验器材：数字逻辑实验箱、示波器、数字信号发生器等；2. 实验元件：逻辑门（与门、或门、非门）、触发器（RS触发器、JK触发器）、电阻、电容等。

三、实验过程及结果1. 实验一：RS触发器的设计与测试RS触发器是最基本的触发器之一，由两个交叉连接的与门和非门组成。

我们首先根据真值表设计RS触发器的逻辑电路，并使用逻辑门和电阻电容等元件进行实际搭建。

通过输入不同的时序信号，观察输出的变化情况，并记录实验结果。

实验结果表明，RS触发器能够稳定地存储和传递输入信号。

2. 实验二：JK触发器的设计与测试JK触发器是一种改进型的RS触发器，它具有更多的功能和应用。

我们在实验中使用与门和非门构建JK触发器，并通过输入不同的时序信号，观察输出的变化情况。

实验结果表明，JK触发器可以实现存储、传递和翻转等多种功能，具有较高的灵活性和可靠性。

3. 实验三：时钟信号的设计与测试时钟信号是时序电路中非常重要的一种输入信号，它能够控制时序电路的运行和同步。

我们在实验中使用数字信号发生器产生不同频率和占空比的时钟信号，并通过示波器观察和分析实际输出的时序波形。

实验结果表明，时钟信号的频率和占空比对时序电路的运行和输出有着重要的影响。

四、实验总结通过本次实验，我们深入了解了时序电路的基本原理和应用，掌握了时序电路的设计和测试方法。

实验结果表明，时序电路能够根据输入信号的时序关系来控制输出信号的变化，具有较高的可靠性和灵活性。

时序电路在数字电路中起着重要的作用，广泛应用于计算机、通信和控制系统等领域。

实验名称：时序电路实验一．实验目的：1.学习使用HDL进行时序电路设计；2.学习编辑顶层文件和用户约束文件；3.熟悉同步和异步的概念及实现方法；4.熟悉在Basys2开发板简单外围设备的控制；5.熟悉时钟的分频方法及占空比的调节。

二．预习内容1.用HDL设计一个秒脉冲（1s,2s,3s）发生器，并用LED显示：分析：本电路设计主要分为三个部分：分频，计数，译码1.1HDL源文件（Verilog）:module mod10(input clk, clr,output reg[6:0] a_to_g,output wire[3:0]an,output reg[3:0]q);assign an = 4'b1110;//最右译码管使能reg [26:0] counter;//时钟分频，默认时钟为50MHZ，分频为1HZ，即周期为1s always @ (posedge clk)if (counter == 25000000)counter <= 0;//达到一半时计数归零elsecounter <= counter + 1;reg clk_div;//引入新的电平always @ (posedge clk )if (counter == 25000000) clk_div <= ~clk_div;//达到一半时电平翻转，使占空比为50%，同理可知，要使脉冲的周期变为2s、3s，只需用50MHZ除以相应的频率，得到所需分频数（50000000，,75000000）.然后引入一个新的寄存变量，使它在达到分频数一半时翻转，同时计数归零。

这样就得到了所需的频率，并且保证了占空比为50%。

//带有异步清零的十进制计数器always @ (posedge clk_div or posedge clr)beginif(clr==1)q <= 0;else if (q == 9)q <= 0;elseq <= q + 1;endalways @(*)case (q)0:a_to_g = 7'b0000001;1:a_to_g = 7'b1001111;2:a_to_g = 7'b0010010;3:a_to_g = 7'b0000110;4:a_to_g = 7'b1001100;5:a_to_g = 7'b0100100;6:a_to_g = 7'b0100000;7:a_to_g = 7'b0001111;8:a_to_g = 7'b0000000;9:a_to_g = 7'b0001100;default:a_to_g = 7'b0000001;endcaseendmodule1.2Basys2约束文件：NET "q[0]" LOC = "G1";NET "a_to_g[0]" LOC = "M12";NET "a_to_g[1]" LOC = "L13";NET "a_to_g[2]" LOC = "P12";NET "a_to_g[3]" LOC = "N11";NET "a_to_g[4]" LOC = "N14";NET "a_to_g[5]" LOC = "H12";NET "a_to_g[6]" LOC = "L14";NET "an[3]" LOC = "K14";NET "an[2]" LOC = "M13";NET "an[1]" LOC = "J12";NET "an[0]" LOC = "F12";NET "clk" LOC = "B8";NET "clr" LOC = "G12";2.设计一个带有异步清零和置数信号（置数为全逻辑1）的4位寄存器，并在开发板上验证2.1HDL源文件：module regf(clr,clk,d,load,q);input wire clk;input wire clr;input wire load;input [3:0]d;output [3:0]q;reg [3:0] q;always @ (posedge clk or posedge clr)beginif (clr == 1)q <= 0;//异步清零else if (!clr&&load)beginq[0]<=1;q[1]<=1;q[2]<=1;q[3]<=1;end//同步置数elseq <= d;endendmodule2.2约束文件：NET "clk" LOC = "B8";NET "clr" LOC = "P11";NET "load" LOC ="L3";NET "q[3]" LOC = "G1";NET "q[2]" LOC = "P4";NET "q[1]" LOC = "N4";NET "q[0]" LOC = "N5";NET "d[3]" LOC = "G3";NET "d[2]" LOC = "F3";NET "d[1]" LOC = "E2";NET "d[0]" LOC = "N3";2.3仿真文件：module regftest;// Inputsreg clr;reg clk;reg [3:0] d;reg load;// Outputswire [3:0] q;// Instantiate the Unit Under Test (UUT) regf uut (.clr(clr),.clk(clk),.d(d),.load(load),.q(q));initial begin// Initialize Inputsclr = 0;clk = 0;d = 0;load = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereclr = 1;#200;clr = 0; clk = 1; d = 0100;#200;clr = 0; clk = 0; d = 1100;#200;clr = 0; clk = 1; d = 1001;#200;clr = 0; clk = 0; d = 0011;#200;clr = 0; clk = 1; d = 0000;#200;clr = 0; clk = 0; d = 0010;#200;clk = 1;load = 1;endendmodule2.4仿真图像：。

实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。

、掌握由集成触发器构成的二进制计数电路的工作原理。

2、掌握中规模集成计数器的使用方法。

、掌握中规模集成计数器的使用方法。

3、学习运用上述组件设计简单计数器的技能。

、学习运用上述组件设计简单计数器的技能。

4、验证计数器、寄存器的逻辑功能。

、验证计数器、寄存器的逻辑功能。

5、使用74LS248显示计数器。

显示计数器。

二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。

只要求其中每个触发器可置1，置0。

四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。

果，绘出波形图。

5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

时序电路设计实验报告【篇一：时序逻辑电路实验报告】二、时序逻辑电路实验题目1.试用同步加法计数器74ls161（或74ls160）和二4输入与非门74ls20构成百以内任意进制计数器，并采用led数码管显示计数进制。

采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

例如，采用同步加法计数器74ls 161构成60进制加法计数器的参考电路如图2所示。

设计：（一）设计一个固定进制的加法计数器。

（2）利用十六进制的加法计数器74ls61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74ls161只可以控制一个显示器，就要将一片74ls161改为十进制，最后再利用级联的74ls161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，计图如下： a.清零法，异步清零信号为????=qa1qb1qc1qd1?上图中两个一码显示，左边是低位显示，右边为高位显示。

（3）状态转换图为：b,置数法，为了使显示数字范围在0～9，才能使显示译码器显示0～9，则是置数qa1qb1qc1qd1=0000，,在第一个74ls161与第二个之间对进位信号进行改造，将进位信，用两个与非门实现该功能。

则当 =1， =0,且时钟信号来号改为rco=qaqd= qaqdcrld.则设计电路为: 临时，计数器置数qa1qb1qc1qd1=0000，置数信号ld=qa1qb1qc1qd1上图中两个一码显示，左边是低位显示，右边为高位显示。

（二）设计一个进制可以容易改变的加法计数器。

(1)555定时器原理同上书（1）。

（2）同样将低位74ls161片与高位片之间设置成十进制和进位信号和上述一样，（3）在这里增加设置进制改变控制，可以利用四位bcd8421码比较器74ls85进行比较，利用8个数据选择开关进行设置，用一组四位设置进制的十位数字，另一组的四位设置个位数字，当加法计数器的个位和十位数字和设置进制的十位和个位数字相等时，qa=b=1,再经过与非门的处理实现清零信号。