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实验八帧同步信号恢复实验一、实验目的1. 掌握巴克码识别原理。
2. 掌握同步保护原理。
3. 掌握假同步、漏同步、捕捉态、维持态概念。
二、实验内容1. 观察帧同步码无错误时帧同步器的维持态。
2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。
3. 观察同步器的假同步现象和同步保护作用。
三、基本原理（a）原理说明一、帧同步码插入方式及码型 1．集中插入（连贯插入）在一帧开始的n位集中插入n比特帧同步码，pdh中的a律pcm基群、二次群、三次、四次群，μ律pcm二次群、三次群、四次群以及sdh中各个等级的同步传输模块都采用集中插入式。
2．分散插入式（间隔插入式）n比特帧同步码分散地插入到n帧内，每帧插入1比持，μ律pcm基群及△m系统采用分散插入式。
分散插入式无国际标准，集中插入式有国际标准。
帧同步码出现的周期为帧周期的整数信，即在每n帧（n≥1）的相同位置插入帧同步码。
3．帧同步码码型选择原则（1）假同步概率小（2）有尖锐的自相关特性，以减小漏同步概率如a律pcm基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同步码的自相关特性如下图所示r(j)3 -1-4 -3 -5-57 -10 -1-534-53j-1二、帧同步码识别介绍常用的集中插入帧同步码的识别方法。
设帧同码为0011011，当帧同步码全部进入移位寄存器时它的7个输出端全为高电平，相加器3个输u0 l 出端全为高电平，表示ui=1+2+4=7。
门限l由3个输入电平决定，它们的权值分别为1，2，4。
移位寄存器i比较器的功能为uo??据此可得以下波形：0,u?li??1,u?lpcm码流u0 三、识别器性能设误码率为pe，n帧码位，l=n-m，（即允许帧同步码错m位），求漏识别概率p1和假识别概率p2以及同步识别时间ts。
1．漏识别概率??正确识别概率为?cnpe(1?pe)n??，故??0mp1?1?(n?p?(1?p)??ee?0mn??，m=0时p1?npe门限l越低，pe越小，则漏识别概率越小。
学号：课程设计帧同步信号提取电路功能模题目块的设计与建模学院信息工程学院专业电子信息工程班级姓名指导教师阙大顺2016年1月8日课程设计任务书学生姓名：专业班级：指导教师：阙大顺工作单位：信息工程学院题目: 帧同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日摘要帧同步技术是通信系统中的关键技术。
数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。
为此，帧同步的任务就是要给出这个“开头”和“末尾”的时刻。
文中探讨了完整帧同步电路的实现方法，以VHDL语言描述了巴克码识别器，给出了时序仿真波形，并且生成了内部各个模块电路图。
设计PCM30基群帧同步电路，系统结构如下：输入输出信号说明：DATA ：输入串行码流，速率为2.04Mb/S ；CLK ：输入时钟，频率为2.04MHz ；/FLOSS ：输出失步信号，低电平有效。
电路功能说明：1．输入码流DATA ，速率为2.04Mb/S ；每帧256bit ，其中前8bit 为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX （X 为任意值）。
2．系统初始状态为失步态，失步信号FLOSS 输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。
3．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为失步态，失电路时序说明：1） 输入信号DATA 与CLK 的时序关系2） 同步过程时序与DATA 的帧结构DA CLK FLOSS设计一个同步串行数据发送电路，系统结构如图：／WR ： 写信号／RD ： 读信号D0～D7： 双向数据线A0： 地址线／CS ： 片选信号假定以上信号同Intel8086，8031读、写时序兼容。
Clock ： 时钟（本例中假定为2.048Mhz ）FS ： 同步信号，发送端T ×D 的bit 流应与FS 同步。
上图是实现下述功能的数据发送框图，发送部分由发送保持寄存器和发送移位寄存器组成。
发送保持寄存器定义了两种状态：空、满。
发送保持寄存器的数据写入端口为00H 。
发送保持寄存器的状态读出端口为00H 。
功能如下：1．当THR 不满时，可以向THR 中写入数据，一旦TSR 空而THR 中有数据时，THR 中的数据就送到TSR ，TSR 中的数据以串行方式从T ×D 端发出，高位在前，并要求在T ×D 的比特流中若连续出现5个“1”，则在5个连续“1”后自动插入一个“0”。
《数字通信》第4章时分多路复用及PCM30/32路系统(1)复习 混合编码国际标准复习IP电话技术关键设备：电话、网关、网守关键技术：语音压缩、前向纠错、分组重建 移动通信简介GSMCDMATD-SCDMAWCDMACDMA2000内容1.时分多路复用2.位同步和帧同步3.PCM30/32路系统帧结构4.PCM30/32路定时系统数字通信在实现多路通信时是采用的时分制多路方式，如何实现时分制多路通信是非常重要的。
本章对时分多路复用的基本概念、PCM30/32路系统的帧结构及帧同步系统的工作原理、PCM30/32路的系统构成进行了说明。
1.时分多路复用1.时分多路复用多路复用的概念：为了提高通信信道的利用率，使信号沿同一信道传输而不互相干扰，这种通信方式称为多路复用。
常用多路复用技术：频分多路复用（FDM）：多用于模拟通信，如载波通信 时分多路复用（TDM）：多用于数字通信，如PCM通信时分多路复用的概念：所谓时分多路复用（即时分制）是利用各路信号在信道上占有不同的时间间隔的特征来分开各路信号的。
具体来说，将时间分成为均匀的时间间隔，将各路信号的传输时间分配在不同的时间间隔内，以达到互相分开的目的。
时分多路复用的概念：时分多路复用示意图时分多路复用示意图：开关k1和k2不断重复作匀速旋转转速等于抽样周期T在T时间内，开关k1对每一路信号抽样1次k1和k2必须严格同频同相（同频：速度相同；同相：同时接通同一路信号）PCM时分多路复用通信系统的构成：PCM时分多路复用系统的构成PCM时分多路复用通信系统的构成：低通LP：避免产生折叠噪声保持：编码需要时间帧：抽样周期，也是抽样时各路信号每轮1次的时间（t F=T） 路时隙：和路PAM信号中每个样值所允许的时间间隔（T c=T/n）位时隙：1位码占用的时间（t B=t C/L）2.位同步和帧同步数字通信的同步是指收发两端的设备在时间上协调一致的工作，也称为定时。
图解PCM时隙同步图解PCM时隙同步时分复用是利用各个信号的抽样值在时间上互不相重叠来达到在同一信道中传输多路信号的一种方法。
在一个TDM系统中，各信号在时域上分开的，而在频域上是混叠在一起的。
相比较FDM，TDM有以下两个突出优点：1、多路信号的复接和分路都是采用数字处理方式实现的，通用性和一致性好。
2、信道的非线性会在FDM系统中产生交调失真和高次谐波，引起话间串扰，因此对信道的线性特性要求比较高，而TDM系统对信道非线性失真要求可以降低很多目前PCM推荐基群有两种标准，即PCM30/32路（A律）和PCM24路（u律）制式。
本文以A律进行说明。
下图是PCM30/32制式的集群结构：其中30路用作用户话语，2路用作勤务（TS0用于帧同步、TS16用于传送话路信令）。
每路话音的抽样速率为8K，对应的每帧时间间隔为125us。
见下图：通道一为PCM_CLK，信号频率为 2.048M，通道二为PCM_FS( 同步信号)，信号频率为8K，由图中光标可以清楚看到同步间隔为125us。
125us*16帧=2ms，即一个复帧的长度再来看时隙：每路时隙包含8为码，一帧共包含256个比特。
信息传输速率为2.048M/S，每比特时间宽度t1=1/F clk=0.488us，则每一路时隙的宽度为t2=8*t1=3.91us由上图光标看到一路时隙的宽度约为3.9us通过波形判读当前时隙：知道了每一路时隙的宽度就可以通过波形对当前时隙进行判断，如下图：右上图看到光标1、2增量为23.4us，那么用它除以每一路时隙的宽度就可以得到当前时隙。
本例中23.4/3.91=6,则可以判断当前时隙为TS5（时隙表示TS0-TS31）。
实验十一 PCM时序与帧结构实验一、实验目的1、学习时分多路复用原理。
2、了解PCM30/32路系统帧结构。
3、用FPGA器件实现PCM发端时序电路。
4、掌握测试方法。
二、实验仪器1、计算机一台2、通信基础实验箱一台3、100MHz示波器一台三、实验原理时分复用（TDM）借助“把时间帧划分成若干时隙和各路信号占有各自时隙”的方法来实现在同一信道上传输多路信号。
TDM在时域上各路信号是分离的，但在频域上各路信号频谱是混叠的。
根据CCITT G.732、G704、G706建议给出了基群设备有关特性建议，其中包括了复用后信息码流的帧结构。
我国使用的PCM系统，规定采用PCM30/32路的帧结构。
抽样频率为8KHz，即PCM帧周期为125us，每帧有32路时隙，分别用Ts0--Ts31表示，因为采用的是13折线A律编码，因此所有的时隙都采用8位二进制码。
其中Ts0作为帧同步时隙，用来传送帧同步码组和帧失步对端告警码，Ts16作为信令与同步时隙，用来传送其余30路的标志信号、复帧同步码与失步警告码，另外30路时隙用来传送30路话音信号。
图11-1所示为PCM30/32路基群系统的发端时序。
图11-1 PCM30/32路基群系统的发端时序四、实验内容及步骤1、在MAXPLUSⅡ设计平台下进行电路设计典型的PCM时序与帧结构电路如图11-2所示。
图11-3是由多组环形计数器组成的时序电路模块PCM。
PCM图11-2 典型的PCM时序与帧结构电路图11-3由多组环形计数器组成的时序电路PCM 8位环形计数器：32位环形计数器：16位环形计数器：FPGA引脚定义：CLK 83 脚（高频时钟输入16.9344Mc）2048 33 脚（2Mc时钟输出）FS 34 脚（FS 帧时隙）CH1 37 脚（第一话路时隙）2、实验板设置(1)接通SW_6(2)K2的“1”脚置“ON”，将16.9344MHz时钟信号送到FPGA的第83脚（全局时钟）实验板跳线和开关设置表：3、将实验电路.pof文件配置到FPGA芯片(1)将BYTBLASTER一端连接到计算机并行口，另一端连接到实验板BYTBLASTER1口。
![[信息与通信]30∕32路PCM机群终端机](https://uimg.taocdn.com/76b0cc244431b90d6c85c7e5.webp)
摘要PCM是目前常用的综合接入设备，该设备以大规模集成电路和可编程逻辑芯片为核心，构成话路口(FXS)、交换口(FXO)、2/4线音频、E/M、RS232、RS422、以太网、V.35等多种接口的PCM综合接入产品。
它利用标准的E1数据传输通道，采用PCM制式，直接提供语音、数据、图像等多种用户接口。
PCM设备技术成熟，优势众多，因此它能成为目前企业最常用的通信传输接入设备之一，而且在类似通信系统等重要行业中广泛应用着。
下面探讨PCM设备主要特点以及在通信系统中的应用。
一、组网灵活，容量大1. 可组成点对点、星形、链路、环型等网络，能与ATM、SDH等多种传输设备配套应用，组网方式灵活，网络适应性强。
2. 业务接入容量：每套集中式PCM复用设备系统最多可接入420个速率为64kbit/s的各种业务。
3. 中继链路容量：每套集中式PCM复用设备系统最多可以传输14个E1（14*30*64kbit/s）容量的各类业务。
4. 交叉容量：可以外置交叉设备，实现14路E1和420路时隙的全交叉连接。
二、配置方便采用支路板结构，14块独立的支路板供插各类语音、数据等业务模块，可混插、选插不同类型、不同数量的各种模块，使得业务配置和扩充极为方便。
三、接入种类丰富提供普通电话（用户环路）、热线电话、二/四线EM接口、二/四线音频接口、异步数据接口（RS232和V.24等）、同步数据接口、N*64K以太网接口等多种综合业务接入。
四、网络管理功能用户可以通过管理接口输入一些简单命令，即可快速、有效地对本设备设置参数进行测试。
PCM设备在通信系统应用PCM设备无论在电力系统，煤矿，还是雷达上，都有“用武之地”，在PCM系统设计中，采用了开放的总线结构，它利用标准的E1传输通道（G.703标准），采用PCM30/32制式，直接提供语音、数据、图像等多种用户接口。
若在雷达通信中运用PCM设备，这样将大大降低生产成本，产品的系列化、模块化、通用化会得到加强，产品维护也将更简单。
通信多路复用的方法及30/32路PCM帧结构通信系统包括发送设备、接收设备和传输设备. 传输线路投资往往占整个通信系统投资的很大比例，因此，如何提高线路利用率，实现传输线路的多路复用，就成了一个非常重要的话题。
1 多路复用的方法多路复用通常有3种基本方法：频分复用（FDMA），码分复用（CDMA）和时分复用（TDMA）。
1.1 频分复用频分复用是模拟通信中广泛使用的传输方式，它的基本原理是利用调制手段和滤波技术使多路信号以频率分割的方式同时在同一条线路上互不干扰地传输。
1.2 码分复用码分复用是指在同一条信道上，多路信号以不同的编码形式互不干扰的传输。
它目前已成为移动通信中使用的先进方法。
1.3 时分复用时分复用是现代数字通信中主要采用的传输方式，时分多路复用就是在一条信道内，将若干路离散信号的脉冲序列，经过分组、压缩、循环排序，成为时间上互不重叠的多路信号一并传输的方式。
例如两地有许多用户要进行通信，用户11—用户12，用户21—用户22……用户n1—用户n2。
可是线路只有一对，于是在收发双方各加了一对快速旋转的电子开关SA1和 SA2（这两个开关实际就是一组抽样门和分路门，它们的开闭受抽样脉冲控制），SA1、SA2旋转频率相同，初始位置相互对应。
我们称之为同步动作。
开始，SA1和SA2停留在用户11和用户12上，然后依次旋转到21和22上、31和32上，n1和n2 上，最后又回到11和12上，如此反复。
目前世界上的数字时分多路复用系统主要有北美、日本的24路PCM系统和欧洲、中国的30/32路PCM系统。
下面主要介绍30/32路PCM系统。
2 30/32路PCM基群帧结构2.1 帧结构帧结构的概念就是把多路话音数字码以及插入的各种标记按照一定的时间顺序排列的数字码流组合。
我国采用的是30/32路PCM基群结构，即在传输数据时先传第1路信号，然后传第2路信号，第3路信号……直到传完第32路，再传第1路，第2路……如此循环下去。
基于FPGA的PCM30/32路系统信号同步数字复接设计摘要：在现代数字通信系统中，为了扩大信道的传输容量提高信号传输效率，常采用数字复接的技术。
在分析了PCM30/32路系统基群信号帧结构的基础上，以EDA综合仿真设计软件QuartusⅡ8.0为开发平台，利用Verilog HDL硬件描述语言进行系统建模，设计了一种基于FPGA的同步数字信号复接系统。
经过对系统的功能仿真测试及综合布局布线分析，验证了输入/输出的逻辑关系，实现了系统中在发送端进行数字复接和接收端同步分解还原的设计要求，功能稳定可靠。
0 引言数字通信系统包括发送设备、接收设备和传输设备，在现代数字通信中，为了扩大信道传输容量提高传输效率，通常需要将若干低速数字码流按一定的规范复接为一个高速数据码流流，以便在高速宽带信道中传输。
目前采用较多的技术是频分多路复用和时分多路复用，频分多路复用适用于模拟通信，例如载波通信；时分多路多复用适用于数字通信，例如PCM通信。
数字复接技术就是依据时分复用的基本原理完成数据码流合并和分解还原的一种专门技术，并且是数字通信中的一项基础技术。
以往的数字复接系统大多采用模拟电路或传统的ASIC设计，电路复杂庞大且受器件局限性约束；由于近年来基于FPGA可编程器件的电路设计发展迅速，可方便反复编写和修改主程序及相关参数，灵活性和稳定性都很高。
本文以我国广泛应用的PCM30/32基群数字信号为例，介绍这种基于FPGA流程设计的同步数字信号复接和分解方案，使用EDA仿真设计工具QuartusⅡ和Verilog HDL硬件描述语言对数据复接和分解的关键步骤进行功能仿真和验证。
1 PCM30/32路系统帧结构介绍时分复用的基本原理是将时间段分割成若干路时隙，每一路信号分配一个时隙，帧同步码和其他业务信号、信令信号再分配一个或两个时隙，这种按时隙分配的重复性比特即为帧结构。
在PCM30/32路基群设备中是以帧结构为单位，将各种信息规律性地相互交插汇成2048Kb/s的高速码流。
西北工业大学《SOC设计实践》实验报告学院：软件与微电子学院学号：姓名：专业：时间：实验地点：实验一、编写一个自动售货机Verilog HDL模型#10$stop;endAUTOSEL AUTOSEL(five_cents,ten_cents,clk,rst_n,soda_out);Endmodule测试波形图如下所示：Autosel-vcs仿真波形最下边一行代表的是投5分，倒数第二行代表的是复位信号，第三行是时钟信号，第二行是投10分，由图可知，在投3个5分，1个5分、1个10分，两个10分，1个10分、1个5分，2个5分、1个10分都可使输出信号为1，满足题意要求。
4）使用Synopsys DC进行综合。
答：autosel.con约束文件如下：##################Constrain#######################reset_designcreate_clock -period 490.2 [get_ports clk]#创建频率为2.04MHz的时钟信号set_clock_latency -source -max 10 [get_clocks clk]set_clock_latency -max 10 [get_clocks clk]set_clock_uncertainty -setup 20 [get_clocks clk]set_clock_transition 10 [get_clocks clk]set_input_delay -max 60 -clock clk [get_ports ten]set_input_delay -max 60 -clock clk [get_ports five]set_driving_cell -lib_cell bufbd7 [all_inputs]set_output_delay -max 80 -clock clk [get_ports out]set_load [load_of cb13fs120_tsmc_max/bufbd7/I] [get_ports out]set_max_area 10000Autosel dc 综合电路三、实验报告要求1）设计思路，状态定义，转台转换图。
PCM30/31基群复用设备及帧结构1.概述一个通路占用一个时隙，30个通路占用30路时隙，它们复用在一条2048Kb/s的数字通道上，这就是通常所说的2048Kb/s 30路脉冲编码调制复用设备，简称PCM30路基群复用设备。
基本参数如下：2.帧结构在125us时间内，轮流传送各话路信息码字一次称为一帧，除传送信息码字外还要传送一些其他信息，各信息码传送时间安排称为帧结构。
实际使用的PCM30路帧由32个时隙组成，分别编号为TS0～TS31。
TS0主要用于传送帧同步码，TS16用于传送信令，余下30个时隙TS1到TS15和TS17到TS31传送电话或其他业务信息。
国标GB6879规定了帧和复帧结构，如图1，这是一个用于随路信号方式的PCM复帧结构。
图1 PCM30帧结构1)TS0的内容和帧定位码在TS0交替出现帧定位信号和勤务信号，含有帧定位信号的帧称为偶帧，不含的称为奇帧。
帧定位信号为0011011，占用2~8比特。
第1比特用于国际通信勤务。
如果国际通信勤务不用，当数字链路跨越国际边界时应固定为“1”。
如果数字链路不跨越国际边界，此比特可用于国内勤务，其中一种可采纳的用法为循环冗余校验（CRC）。
奇帧第1比特用法与偶帧同，第2比特固定为“1”，第3比特用于指示远端告警，非告警状态为“0”，告警状态为“1”，第4至8比特用于国内通信勤务，当数字链路跨越国际边界或这些比特不用时，将其固定为“1”。
•FAS：偶帧TS0时隙的帧同步字帧同步码定义：Bit1Bit2Bit3Bit4Bit5Bit6Bit7Bit8Si 比特：在PCM30、PCM31帧，Si 比特固定为1；在PCM30CRC 、 PCM31CRC 帧，Si 比特为CRC4占用。
• NFAS ：奇帧TS0时隙内容 非帧同步码定义：A ：指示远端告警，非告警状态为“0”，告警状态为“1”。
Sa 比特：用于国内通信勤务，当数字链路跨越国际边界或不用，Sa 比特固定为1。
1、ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP （Intellectual Property）核，长期以来一直推动着FPGA技术的发展。
Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的ISE 12.0系列，集成了FPGA开发需要的所有功能。
1.1主要特点（1）包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境；（2）全面支持Virtex-5系列器件（业界首款65nm FPGA）；（3）集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。
（4）Foundation Series ISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。
ISE作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。
1.2 ISE功能简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。
（1）设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。
（2）综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。
《数字数据通信原理》综合练习册安徽邮电职业技术学院通信工程系2012年3月第一章数字与数据通信概论一、填空题1. 信号是信息传输的载体，是反映信息的物理量。
2.按时间函数自变量的连续性和离散性，信号分为连续时间信号和离散时间信号。
3.噪声按功率谱分类，可分为白噪声和有色噪声4.通信的任务是信息的_传递或交换_。
5.通信系统的基本模型包括信源、发送设备、信道（包括噪声）、接收设备、信宿五个部分。
6.DTE是数据终端设备，DCE是数据通信设备。
7.按照信号传送方向与时间关系，广播属于单工传输，对讲机属于半双工传输，电话通信属于全双工传输。
8.从信息传输角度来看，数字通信系统的主要质量指标是_有效性_和可靠性_。
9.按传输媒介来分，通信系统可分为_有线通信_和无线通信两大类。
10.已知信号与噪声功率之比为63，带宽为4KHz，信道容量＝24kbit/s。
B·Log2 (1+S/N)11.某数字信道带宽为3100Hz，若采用16进制传输，该数字信道的信道容量=24.8kbit/s。
2B·Log2M二、选择题1．真正能客观地反映数字通信系统传输效率的指标是（C）A．信息传输速率 B．传输速率C．频带利用率D．A、B、C均可２．下列哪个描述不符合数字通信的特点（D）A.抗干扰能力强B.差错可控C.保密性强D.占用信道带宽窄3．数字通信系统的有效性指标为（D）A.误码率B.信噪比C.信号带宽D.信息速率4.已知一个8进制信号的符号速率为4800波特，则它的信息传输速率是（D）A.4800bit/sB.2400bit/sC.9600bit/sD.14400bit/s4800×Log28=14400bit/s5. 以太网中使用的网线属于（A）A.双绞线B.同轴电缆C.光缆三、综合题1.信号与信息之间的联系。
答：信号是信息传输的载体，是反映信息的物理量；信息是现代社会存在的基础，是人类社会进行沟通交流的纽带，主要以语音、数据、图像等多种形式出现。
3.6.2 PCM 基群帧结构国际上通用的PCM 编码有A 律和μ律标准，在数字复接系列里有两种标准化的基群帧结构。
由于对话路信号的抽样速率为8000=s f Hz ，因此每帧的长度s T f μ125=。
一帧周期内的时隙安排称为帧结构。
我国采用的是A 律系列，因此这里我们重点介绍A 律的基群帧结构，图3-24所示为A 律PCM 基群帧结构。
在A 律PCM 基群中，一帧共32个时隙。
各个时隙按照0到31顺序编号，分别称为TS0～TS31。
其中TS0用于帧同步，TS16用于传送话路信令，其余30个时隙用于传送30路电话信号的编码信号。
每个时隙包含8位数字比特，一帧内共含有256个比特。
TS0用于帧同步，时隙TS0中第一位保留用于国际间通信。
在偶数帧时在TS0的2～8位插入同步码组，接收端识别出帧同步码组后，即可建立正确的路序。
奇数帧时，TS0的第二位固定为1，以避免接收端错误识别为帧同步码组；第三位是帧失步告警码，本地帧同步时传送0，失步时传送1；其余比特保留给国内通信用。
TS16传送话路信令。
话路信令是为电话交换需要编成的特定码组，用以传送占用、摘机、挂机、交换机故障等信息。
由于话路信令是慢变化的信号，可以用较低速率的码组表示。
话路信令按复帧传送，由16帧组成一个复帧，周期为2ms ，复帧中各帧编号为F0～F15。
话路信令的8位码分为前4位和后4位。
在帧F0的TS16中前4位码用于传送复帧同步的码组0000，后4位中的2A 位为复帧失步告警码，其余三位为备用比特。
在帧F1～F15中TS16用于传送各话路的信令，前4位和后4位分别传送一个话路的信令。
图3-24A 律PCM 基群帧结构 在A 律基群帧结构中每帧共32个时隙，其中有30个时隙用于传送30电话信号，因此A 律PCM 基群也称PCM 30/32路制式。
A律编码（A-law ）是ITU-T（国际电联电信标准局）CCITT G.712定义的关于脉冲编码的一种压缩/解压缩算法。
练习题
设计PCM30基群帧同步电路，系统结构如下：
输入输出信号说明：
DA TA ：输入串行码流，速率为2.04Mb/S ；
CLK ：输入时钟，频率为2.04MHz ；
/FLOSS ：输出失步信号，低电平有效。
电路功能说明：
1．输入码流DA TA ，速率为2.04Mb/S ；每帧256bit ，其中前8bit 为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX （X 为任意值）。
2．系统初始状态为失步态，失步信号FLOSS 输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。
3．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为失步态，失步电路时序说明：
DATA FLOSS
1）输入信号DA TA与CLK的时序关系
2）同步过程时序与DA TA的帧结构
设计要求：
1．输入信号时序波形为：偶帧同步码、偶帧同步码、偶帧同步码、奇帧同步码、偶帧同步码、奇帧同步码、无同步码。
2．用综合器综合出电路
3．在同一个进程中不能有两个’event
4．除testbench程序外，不能使用after语句。
