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XXXXXXX实验报告课程名称：集成电路设计实验名称：CMOS反相器版图设计学号姓名：指导教师评定：____________________________ 签名：_____________________________一、实验目的1、了解集成电路版图设计流程。
2、利用L-Edit 进行NMOSFET 版图设计。
3、利用L-Edit 进行CMOS反相器设计。
二、实验器材计算机一台，Tanner L-Edit软件三、实验原理CMOS 反相器由PMOS 和NMOS 晶体管组成，利用PMOS晶体管版图和NMOS 晶体管版图可以完成COMS反相器版图的设计。
四、实验步骤1、设计PMOS晶体管版图。
2、设计N MOS晶体管版图。
3、设计CMOS反相器版图：（1）启动版图编辑器L-Edit。
（2）新建文件。
新建一个Layout 文件，文件的设置信息可以从前面创建的文件中复制。
(3) 对文件进行重命名。
将L-Edit 编辑器默认的文件名Layout 改为Inverter。
(4) 设置格点与坐标。
格点与坐标的设定方式与创建PMOS 晶体管时设定的方法一致。
(5) 调用PMOS 和NMOS 晶体管作为例化单元。
使用Cell---Instance 命令来调用PMOS 单元。
在出现的Select Cell to Instance 对话框中，通过点击Browse按钮浏览到“MOS”文件，可以看到该文件下面有PMOS 和NMOS 两个单元，点击PMOS，然后点击“OK”，可以看到Inverter 文件cell0 单元的版图已经添加了PMOS 单元。
利用同样的方法，可以将NMOS 单元也添加进来。
(6) 连接PMOS 和NMOS 晶体管的栅极。
从CMOS 反相器电路可知，PMOS晶体管和NMOS 晶体管的栅极要连在一起作为反相器的输入端，所以在放置这两个晶体管的时候可以将两者的栅极对准，以便连接。
具体操作是，选择Layer的多晶硅(Poly)层和方框绘图工具后，在版图区域中画一个宽度与晶体管栅极相等的多晶硅矩形，如图1 所示。
![毕业设计(论文)-cmos运算放大电路的版图设计[管理资料]](https://img.taocdn.com/s1/m/15f996a177232f60dccca185.png)
目录摘要 (3)第一章引言 (3)§ (3)§ CMOS 电路的发展和特点 (5)第二章CMOS运算放大器电路图 (8)§Pspice软件介绍 (8)Pspice运行环境 (12)Pspice功能简介 (12)§CMOS运算放大器电路图的制作 (14)§小结 (20)第三章版图设计 (20)§L-EDIT软件介绍 (20)§设计规则 (21)§集成电路版图设计 (24)PMOS版图设计 (24)NMOS版图设计 (27)CMOS运算放大器版图设计 (27)优化设计 (32)第四章仿真 (40)§DRC仿真 (41)§LVS 对照 (42)第五章总结 (48)附录 (50)参考文献 (52)致谢 (53)摘要介绍了CMOS运算放大电路的版图设计。
并对PMOS、NMOS、CMOS运算放大器版图、设计规则做了详细的分析。
通过设计规则检查（DRC）和版图与原理图对照（LVS）表明，此方案已基本达到了集成电路工艺的要求。
关键词：CMOS 放大器 NMOS PMOS 设计规则检查版图与原理图的对照AbstractThe layout desigen of CMOS operation amplifer is presented in this the layouts and design rules of PMOS,NMOS, and CMOS operation amplifer. The results of design rule check(DRC)and layout verification schmatic(LVS) shown that the project have already met to the needs of IC fabricated processing. Keywords: CMOS Amplifer NMOS PMOS DRC LVS第一章引言1．1 集成电路版图设计的发展现状和趋势集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。
CMOS模拟集成电路版图设计课程大纲第一讲CMOS模拟集成电路版图基础⏹CMOS模拟版图概述⏹CMOS模拟集成电路版图的定义⏹CMOS模拟集成电路版图设计流程❑版图规划❑版图设计实现❑版图验证❑版图完成⏹CMOS模拟集成电路版图设计工具第二讲模拟集成电路版图器件与互连⏹概述⏹器件❑MOS管❑电阻❑电容❑电感❑三极管⏹互连❑金属（第一层金属，第二层金属……）❑通孔第三讲寄生参数⏹概述⏹寄生电容⏹线电阻压降（IR drop）⏹寄生电感⏹连线寄生模型⏹MOS管寄生效应第四讲器件匹配⏹概述⏹指状交叉法线⏹共质心法⏹虚拟器件⏹MOS晶体管匹配⏹电阻匹配⏹电容匹配⏹差分线布线⏹器件匹配总则第五讲设计规则⏹概述⏹工艺库中各类器件的层信息⏹设计规则细则⏹工业标准的基本数据格式第六讲验证⏹设计规则检查（DRC）Design Rule Check⏹版图与电路图的对照（LVS）Layout Versus Schematic⏹电气规则检查（ERC）Electrical Rule Check⏹天线规则检查（ANT）⏹静电放电检查（ESD）第七讲可靠性设计⏹天线效应⏹闩锁效应⏹静电放电保护（Electro-Static Discharge ，ESD）⏹数模混合集成电路版图设计第八讲工艺设计工具包（PDK）⏹ 1.PDK名称的涵义⏹ 2.PDK中包含的内容● 2.1 IO lib2.1.1 GDS文件的导入操作2.1.2 网表导入2.1.3 IO使用文档介绍● 2.2 SMIC_13_PDK_v2.6_20142.2.1 Smic13mmrf_1233文件夹2.2.2 model 文件夹2.2.3 Calibre 文件夹● 2.3 SMIC_13_TF_LG_LIST_2014122.3.1 Standard cell Timing lib2.3.2 Calview.cellmap2.3.3 Standard cell netlist及网表导入操作2.3.4 Ant rule （天线规则）第九讲Cadence spectre概述与操作界面⏹Cadence spectre 概述⏹Cadence spectre的特点⏹Cadence spectre的仿真设计方法⏹Cadence spectre与其他EDA软件的连接⏹Cadence spectre的基本操作第十讲Spectre窗口和库元件⏹模拟设计环境（Analog Design Environment）⏹波形显示窗口（Waveform）⏹波形计算器（Waveform Calculator）⏹Spectre库中的基本器件第十讲Cadence Virtuoso版图设计工具⏹Cadence Virtuoso概述⏹Virtuoso 界面介绍⏹Virtuoso 基本操作第十一讲Mentor Calibre版图验证工具⏹Mentor Calibre版图验证工具概述⏹Mentor Calibre版图验证工具调用⏹Mentor Calibre DRC验证⏹Mentor Calibre LVS验证⏹Mentor Calibre寄生参数提取(PEX)第十二讲版图设计与验证流程实例⏹设计环境准备⏹反相器链电路的建立和前仿真⏹反相器链版图设计⏹反相器链版图验证与参数提取⏹反相器链电路后仿真⏹输入输出单元环设计⏹主体电路版图与输入输出单元环的连接⏹导出GDSII文件。
实验十一：CMOS 传输门的版图设计一、实验目的1．熟练使用L-Edit 软件； 2．熟悉设计规则； 3．了解版图设计流程。
二、预习要求1．了解不同颜色代表的不同图层； 2．了解设计规则；3．了解传输门布局图结构形式。
三、实验内容1．使用L-Edit 编辑CMOS 传输门的版图； 2．进行DRC 检查； 3．导出SPICE 文件；4．使用T-SPICE 仿真，验证版图是否正确； 5．分析仿真结果。
四、实验报告要求实验报告包括以下内容：1．CMOS 传输门的电路图和完整版图 2．在进行DRC 检查过程中出现的错误； 3．导出的SPICE 文件； 4．T-SPICE 仿真结果； 5．试验中的心得与体会。
五、CMOS 传输门1．真值表：2．逻辑表达式：CA+CX YC A Y 0 0 X 0 1 X 1 0 0 111A Y5．波形图：六、操作步骤：1．新建文件夹：在电脑E盘新建文件夹，文件夹名为ex11。
2．打开L-Edit软件：在桌面上双击L-Edit v13.0快捷键，打开L-Edit v13.0软件，如图所示。
3．另存新文件：选择File——Save As命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存储目录（存储在刚才新建的文件夹ex11中），在“文件名”文本框中输入新文件名称，例如：ex11。
4．取代设定：选择File——Replace Setup命令，单击出现的对话框的From file下拉列表右侧的Browser按钮，选择d:\My Documents\Tanner EDA\Tanner Toolsv13.0\L-Edit and LVS\SPR\Lights\Layout\lights.tdb文件，如图所示，再单击OK按钮。
接着出现一个警告对话框，按确定按钮，就可将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、图层设定等。
5．重新命名：将Cell0的名称重新命名，可选择Cell——Rename命令，打开Rename Cell Cell0 对话框，将cell0名称改成CMOSTG。
CMOS反相器的版图设计实验一:CＭOS反相器得版图设计一、实验目得１、创建CＭOS反相器得电路原理图(Schemａtｉc)、电气符号(ｓｙｍbol)以及版图(layout);2、利用’gｐｄk09０’工艺库实例化MOS管;３、运行设计规则验证(Deｓign RulｅCheｃk,DRC）确保版图没有设计规则错误。
二、实验要求1、打印出完整得CＭＯS反相器得电路原理图以及版图;2、打印CMOＳ反相器得DRC报告。
三、实验工具Vｉrｔuosｏ四、实验内容1、创建ＣMOS反相器得电路原理图;２、创建CMOS反相器得电气符号；3、创建CＭＯＳ反相器得版图;４、对版图进行DRC验证。
1、创建CＭＯS反相器得电路原理图及电气符号图首先创建自己得工作目录并将/homｅ/ｉｃcad/cds、lib复制到自己得工作目录下(我得工作目录为/hoｍｅ／iccad/iclaｂ),在工作目录内打开终端并打开viｒtuoso(命令为iｃfｂ&）、在打开得ｉcfb –log中选择ｔoｏｌs－>ＬibraryＭaｎager,再创建自己得库,在当前得对话框上选择Ｆile－＞New－＞Librａｒｙ，创建自己得库并为自己得库命名(我得命名为lab1),点击OK后在弹出得对话框中选择Attach ｔo ａn ｅxiｔｉｎg ｔechｆｉle并选择gpd ｋ０90＿v4、6得库,此时Library ｍanager 得窗口应如图1所示:图１创建好得自己得库以及iｎv创建好自己得库之后,就可以开始绘制电路原理图,在Ｌｉbraｒy ｍaｎaｇer 窗口中选中lab1,点击Ｆｉle->New－>Cｅll ｖｉｅｗ,将这个视图命名为inv(ＣMOＳ反相器)。
需要注意得就就是Libraｒy Na ｍｅ一定就就是自己得库,Vｉew Ｎａmｅ就就是ｓcheｍａtic,具体如图２所示:图２inv电路原理图得创建窗口点击OＫ后弹出ｓｃhｅｍatic eｄiｔing得对话框,就可以开始绘制反相器得电路原理图(ｓcheｍatic vｉew)。
第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
例如检查在版图上每条金属线的宽度和间距以保证它们不违反所规定的最小值。
通过DRC保证该设计在生产工艺的限度范围内，可被制造出来。
8/789/78除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。
这就需要用ERC 检验步骤来加以防范。
为了进行ERC 的验证，首先应在版图中将各有关电学节点做出定义。
如将电源、接地点、输入端、输出端分别给出“节点名”。
电气规则检查（ERC ：Electrical Rule Check ）5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化10/78设计规则（DR，Design Rules）的含义⏹由于器件的物理特性和工艺的限制，芯片上物理层的尺寸和版图设计必须遵守的特定规则。
⏹这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
⏹因此不同的工艺，就有不同的设计规则。
⏹设计人员与工艺人员之间的接口与“协议”。
⏹版图设计必须无条件服从的准则。
11/7812/78设计规则的制约因素–1：工艺误差曝光波长：不能精确成像比波长小的尺寸。
显影：光衍射导致边缘模糊化。
刻蚀：横向刻蚀，使边缘加粗。
注入与扩散：横向注入导致n+/p+区沿水平方向有不期望的扩大。
显影：通过碱液作用，将未发生光聚合反应的感光材料冲掉。
13/78设计规则的制约因素–2：电学考虑串扰：两导线间距过小，存在的寄生电容耦合会引起导线间的相互扰动。
电迁移：铝线过细、电流密度过大时，铝原子从一端移到另一端的现象。
有关电迁移见书本P90避免电迁移的措施：1. 铝中混入铜元素2. 加宽铝线14/78设计规则的制约因素–3：封装与应用考虑焊盘面积：应足够大，保证可靠键合。
焊盘下面的器件要求：键合时可能损伤下面器件。
芯片边缘：划片时不能损伤到芯片内部电路。
静电保护：ESD, Buffer的尺寸通常较大。
设计规则与性能和成品率之间的关系⏹一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。
⏹规则越保守，成品率越高，但芯片面积越大，单颗芯片成本越高。
⏹规则越激进，芯片面积越小，成本越低，电路速度越快，但电路失效的几率越大。
15/78设计规则的分类•最小线宽Minimum Width•最小间距Minimum Spacing•最小延伸Minimum Extension•最小包围Minimum Enclosure•最小覆盖Minimum Overlay16/78基本定义17/7818/78最小宽度与最小间距(1)多晶线最小宽度多晶线最小间距19/78最小宽度与最小间距(2)20/78最小包围有源区接触窗口距离有源区周边的最小距离当一个特征图形必须放置在芯片表面上已经形成的特征图形的内部时，就必须遵守离最小包围这一规则。
最小延伸它要求图形的一部分必须延伸到一个已有的边界沿之外21/7822/78常见工艺误差两层掩模未对准→相邻工艺层短路或开路灰尘→工艺层有效宽度减少横向扩散→沟道有效长度缩短23/78违背设计规则带来的问题(1)若两层掩模未对准会产生问题。
如金属塞图形与n+区未对准会导致金属－p 衬底之间发生短路24/78违背设计规则带来的问题(2)符合设计规则不符合设计规则→源、漏短路5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化25/785.3 基本工艺层版图⏹基本的掩膜工序为：从p型衬底开始☐n阱（nWell）☐有源区（Active）☐多晶（Poly）☐p选择（pSelect）}掺杂区☐n选择（nSelect）☐有源区接触（Active contact）☐多晶接触（Poly contact）☐金属1（Metal1）☐通孔（Via）☐金属2（Metal2）☐覆盖玻璃（Overglass）/ 钝化层（Passivation）⏹各层可以按任何次序绘制26/7827/785.3 基本工艺层版图n 阱（nWell)截面图掩膜组相邻n 阱之间的最小间距n 阱最小宽度（数字电路）28/785.3 基本工艺层版图有源区相邻有源区边与边之间的最小间距有源区最小宽度截面图有源区图形器件建立在有源区上，除去FOX （场氧，用于器件电隔离）的区域是有源区。
，以及衬底和阱的欧姆接触29/785.3 基本工艺层版图掺杂硅区: n+有源区至nSelect 的最小距离有源区最小宽度截面图掩膜组，以及衬底和阱的欧姆接触n+=(nSelect)(Active)30/785.3 基本工艺层版图掺杂硅区:p+有源区至pSelect 的最小距离pSelect 至nWell 的最小间距截面图掩膜组p+=(pSelect)(Active)31/78⏹多晶POLY 跨越n+或p+时，形成MOSFET ；⏹POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有自对准作用。
对多晶的基本设计规则p w =多晶的最小宽度=多晶到多晶的最小间距p p s nFET 结构5.3 基本工艺层版图多晶硅32/785.3 基本工艺层版图多晶硅33/785.3 基本工艺层版图nFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度34/785.3 基本工艺层版图pFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度35/785.3 基本工艺层版图实际尺寸与设计尺寸的差别设计（画出）的版图最终制造出的结果5.3 基本工艺层版图版图尺寸≠最终尺寸⏹版图尺寸（设计值）≠芯片的最终尺寸（有效值）☐FET沟道长度（注入退火步骤期间的横向掺杂导致沟道长度变短）设计值L=多晶硅的线宽wp有效值Leff=L-△L< w p☐FET沟道宽度（生长场氧引起有源区减少使沟道宽度变小）设计值W=有源区宽度wa有效值Weff=W-△W< w a⏹精确分析FET特性时应使用：Leff 、Weff、Weff/ L eff不要用：L、W、W/ L36/785.3 基本工艺层版图有源区接触有源区接触（Active Contact）－硅与互连金属的接触接触孔垂直方向的尺寸接触孔水平方向的尺寸有源区接触与有源区边缘之间的最小间距截面图一般情况的掩膜组37/7838/785.3 基本工艺层版图金属层:与有源区接触Metal1至有源区接触的最小间距Metal1线的最小宽度金属塞截面图一般情况的掩膜组39/785.3 基本工艺层版图金属层: 多接触孔为减少金属与硅之间的接触电阻，可采用多个接触孔并联的形式有源区对金属的覆盖余量金属对接触孔的覆盖余量相邻接触孔之间的最小间距接触孔边长若单个接触孔的接触电阻为接触孔边长R c ，则N 个接触孔并联的接触电阻为R c,eff =R c /N40/785.3 基本工艺层版图金属层:与源/漏接触有源区至多晶的最小间距多晶至有源区接触的最小间距5.3 基本工艺层版图金属层:与多晶接触多晶与Metal1的连接多晶对接触孔的最小覆盖余量Metal1与Metal1的最小间距多晶接触孔的最小边长41/785.3 基本工艺层版图通孔和多层金属通孔（Via)－形成相邻两层金属之间的互连通孔与Metal1边之间的最小间距相邻Metal2边之间的最小间距通孔的边长通孔与Metal2边之间的最小间距Metal2的最小宽度42/7843/785.3 基本工艺层版图串联的nFET多晶与多晶之间的最小间距44/785.3 基本工艺层版图并联的nFET并联的nFET沟宽不同的两个nFET串联一条栅的边与有源区边界改变处之间的距离当采用公共的有源区形成具有不同W值的FET时，需要引入另一条设计规则。
多晶至有源区的间距sp-a是指一条栅的边与有源区边界改变处之间的距离。
45/7846/78闩锁(Latch-up)现象闩锁时的电流路径四层pnpn 器件的特性47/78CMOS 闩锁效应由于寄生的可控硅效应引起CMOS 电路的电源和地之间的短路，使CMOS集成电路失效。
闩锁的起因：T1和T2的基区分别耦合到M1、M2的源区，源端的电压摆动会向N 阱或者衬底注入相当大的电流，引发闩锁。
特别是大的数字电路输出缓冲器（反相器）容易发生闩锁效应。
因为其漏极结电容大，容易向衬底注入大电流，或者由于地线上产生瞬间大电压而使源衬PN 结正偏，向衬底注入大电流。
48/78防止闩锁效应的版图如何防止闩锁？CMOS闩锁效应⏹防止latch-up的方法：1.使N沟器件远离N阱，减小横向NPN管的 值；但会使芯片面积增大。
2.使R nwell和R psubs尽量小；☐使用尽量多的阱接触孔和衬底接触孔；☐对于大电流器件使用保护环：PMOS管周围加接电源的N+保护环；NMOS管周围加接地的P+保护环；3.SOI工艺、双阱工艺采用不直接在衬底上制造管子的非体硅CMOS工艺，如绝缘体上硅（SOI）不形成pnpn。
