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CADENCE原理图与PCB设计说明内部资料请勿外传CADENCE原理图与PCB设计说明（第1版）⽬录⽬录序⾔ (1)第⼀章系统简介 (2)1.1 系统组成 (2)1.1.1 库 (2)1.1.2 原理图输⼊ (2)1.1.3 设计转换和修改管理 (2)1.1.4 物理设计与加⼯数据的⽣成 (3)1.1.5 ⾼速PCB规划设计环境 (3)1.2 Cadence设计流程 (3)第⼆章Cadence安装 (4)2.1安装步骤 (4)2.2 LICENSE设置 (7)2.3 库映射 (7)2.4 修改cds.lib⽂件，设置原理图库： (8)2.5 编辑ENV⽂件，设置PCB库： (9)第三章CADENCE库管理 (11)3.1 中兴EDA库管理系统 (11)3.2 CADENCE库结构 (13)3.2.1 原理图（Concept HDL）库结构： (13)3.2.2 PCB库结构： (13)第四章项⽬管理器 (15)4.1 项⽬管理的概念 (15)4.2 创建或打开⼀个项⽬ (15)4.3 原理图库的添加： (16)4.4 填写设计（Design）名称 (17)4.5 增加新的Design(设计) (18)- I -CADENCE原理图与PCB设计说明4.6 项⽬的⽬录结构 (18)第五章原理图设计 (20)5.1 图纸版⾯设置 (20)5.1.1 图纸统⼀格式设置 (20)5.1.2 栅格设置 (22)5.2Concept-HDL的启动 (23)5.3添加元件 (24)5.3.1 逻辑⽅式添加器件 (24)5.3.2 物理⽅式添加器件 (25)5.4画线 (26)5.4.1 Draw⽅式 (26)5.4.2 Route⽅式 (27)5.5 添加信号名 (27)5.6 画总线 (28)5.7 信号名命名规则 (29)5.8 元件位号 (31)5.8.1 元件位号⼿⼯标注 (31)5.8.2 元件位号的⾃动标注 (32)5.8.3 元件位号的⾃动排序 (33)5.9 Cadence属性 (34)5.10 组操作 (36)5.10.1 组定义: (36)5.10.2 组命名 (36)5.10.3 组操作 (37)5.11 常⽤命令 (38)5.11.1 常⽤的快捷键 (38)5.11.2 检查连接关系 (39)5.11.3 点画命令 (39)5.11.4 查找元件和⽹络 (39)5.11.5 两个不同⽹络名的⽹络连接的⽅法 (40)5.11.6 错误检查 (40)5.11.7 检查Cadence原理图单个⽹络名 (40)- II -⽬录5.11.8 对隐藏了电源和地腿的器件定义电源和地信号 (41)5.12 增加新的原理图页 (41)5.13 原理图多页⾯操作 (42)5.14 信号的页区位置交叉标注（Cross Reference） (42)5.14.1 信号的页区位置交叉标注（Cross Reference）的作⽤ (42) 5.14.2 交叉标注需注意的⼏点： (43)5.14.3 信号的交叉标注（Cross Refrence）的⽅法 (43)5.14.4 层次设计中出模块信号的交叉标注 (43)5.14.5 出页信号的交叉标注的要求 (44)5.15 在不同的project下实现原理图拷贝 (44)5.16 打印图纸 (47)5.17 ⾃动⽣成料单 (48)5.18 原理图归档 (50)5.19 原理图评审 (51)第六章从原理图到PCB (52)6.1从原理图到PCB的实现 (52)6.1 .1 原理图到PCB的转换过程： (52)第七章PCB设计 (55)7.1 导⼊数据 (55)7.2 Allegro⽤户界⾯ (55)7.2.1 控制⾯板的作⽤ (56)7.2.2 ⼯具栏的显⽰ (57)7.3 Layout准备 (58)7.3.1 创建PCB图的物理外形 (58)7.3.1.2 在Allegro界⾯下创建板外框： (61) 7.3.2 设置板图尺⼨参数 (62)7.3.3 设置版图的栅格值： (63)7.3.4 设置板图选项 (63)7.3.5 设置PCB板的叠层 (64)7.3.6 设置约束条件 (65)7.3.6.1 设置板的缺省间距： (65)- III -CADENCE原理图与PCB设计说明7.3.6.2 设置扩展的距离规则 (66)7.3.6.3 设置扩展的物理规则 (69)7.3.6.4 编辑属性 (69)7.3.7 可视性和颜⾊设置 (70)7.4 PCB布局 (70)7.5 PCB布线： (73)7.6 添加过孔和替换过孔 (74)7.6.1 添加过孔 (74)7.6.2 替换过孔 (75)7.7 优化⾛线 (76)7.8 覆铜处理 (77)7.8.1 阴版覆铜 (77)7.8.2 阳版覆铜 (78)7.9 分割电源平⾯ (80)7.10 位号标注 (83)7.11 加测试点 (83)7.12 DRC检查 (83)7.13 ⽣成报告⽂件 (84)7.14 V ALOR检查 (85)7.15 ⽣成光绘⽂件和钻孔⽂件 (85)7.15.1 ⽣成光圈⽂件（art-aper.txt），即D码表 (85)7.15.2 ⽣成钻孔⽂件 (86)7.15.3 ⽣成光绘⽂件 (86)7.15.3.1 在Artwork中加⼊所需的层 (86)7.15.3.2 ⽣成光绘⽂件 (90)7.16 PCB评审 (93)第⼋章公司的PCB设计规范 (94)- IV -序⾔序⾔Cadence软件是我们公司统⼀使⽤的原理图设计、PCB设计、⾼速仿真的EDA⼯具。
Ａlleｇro DｅsignＥnｔry HDL原理图输入方式孙海峰Design EnｔrｙHDL是Caｄｅnce公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境,具有强大的操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程,可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PＣB的导入,以及PＣB改动反标到原理图等交互式操作。
接下来,按照原理图设计输入流程，我来详细阐述Dｅsign Eｎｔry HDL原理图的输入方式。
一、进入Dｅｓiｇn Ｅnｔｒy HDL用户界面进入ＨDL原理图输入界面的步骤如下。
１、执行“开始/程序／Cadｅnｃe 16．3/Dｅｓign Eｎtry HDL”命令,将弹出产品选择对话框２、进入产品界面,弹出Ｏpen Proｊeｃｔ对话框其中Open Recent用以打开最后运行的项目；Open Open aｎExｉsｔing Pｒｏject用以打开一个已有的项目；CreatｅａＮew Prｏｊect用以新建一个项目。
3、点击Cｒeatｅa Nｅw Prｏjecｔ新建项目,则进入新建项目向导，填入新建项目名称和保存位置，如下图。
４、点击下一步，进入PｒｏｊｅcｔLibrariｅs对话框，在可用元件库中为项目添加元件库5、点击下一步,进入Deｓiｇn Nａmｅ对话框，Lｉbrarｙ中选择需要的元件库,Design 中可以填写新建项目名称,也可以选择已有元件，对其进行修改。
6、点击下一步，进入Ｓuｍｍarｙ对话框，显示前面步骤所设置的所有内容。
７、点击Fｉｎish按钮,在接下来的对话框中均确定就可以完成项目的新建，并出现原理图工作界面。
其中：(1）标题栏——显示文件所在路径和文件名称;(２）菜单栏——项目所有相关操作的集合;包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、RＦ-ＰCB菜单、工具菜单、窗口菜单和帮助菜单。
Cadence SPB 15.5使用手册本手册仅供交流，甘振华20060207 一、Cadence SPB 15.5 安装方法：先在安装盘路径设置cadence_license文件夹，将cadence15.5源文件的crack文件夹中license.lic文件拷贝至cadence_license文件夹里。
设置环境变量：LM_LICENSE_FILE = ******\license.lic , 指向此SPB 15.5 的LIC路径。
打开安装源文件disk1，运行setup.exe，接受协议，直接安装products。
License Manager 信息为空，直接Next。
填写用户信息。
Control file为空，直接Next。
设置安装路径。
Products 全选。
设置工作文件夹路径。
IntelliCAD 可选件，可任选是否安装。
Footprint Viewer 设为默认。
安装文件夹设为默认，点击Next开始安装程序。
安装过程中………………………..，两个extension选择默认“否”确定：无license.dat 警告。
确定：安装库提示信息。
选择不马上重启计算机，并确定需重启信息，以便继续安装Cadence库文件。
二、安装concept HDL原理库打开源文件夹的disk4，运行setup.exe文件，安装concept HDL 库文件。
库Component的选择，PSpice可任选。
点击Next进行安装库文件。
安装过程中……………………………….安装结束，点击finish。
安装信息检查与修正检查环境变量LM_LICENSE_FILE = ******\license.lic是否被更改若选择安装了PSpice库，则需修正元件库cds.lib 。
打开安装路径下（D:\Cadence\SPB_15.5\share\library）的cds.lib，使用写字板打开编辑：将DEFINE spiceelem ./spiceelem修改为：DEFINE spice_elem ./spice_elem末行留一空行并存储。
基于Excel格式ICpinout的Cadence原理图图库快速创建1. 从芯片的官网或其它渠道下载到对应芯片Excel格式的pin-out 文件,本文档以5M160Z为例。
为了方便后续核对勘误，先把表头几行内容删除。
然后把pin number放到第一列，pin name 放到第二列。
pin group放到最后一列备用。
删除前如下：整理后：2. 打开cadence软件，打开自己的封装库文件，没有的话可以新建。
右键点击OLB文件，选择第二项：New Part From Spreadsheet3. 在新弹出的窗口中，输入器件名Prat Name，对于管脚较多的器件，需要分成多个部分的时候，在No. of Section 里填入分成几个框图。
建议小于100pin的话填入1就可以。
后面两项默认即可。
4. 选中整理后Excel 表格里的前两列并复制，点上图中的左上角表格，然后ctrl+v粘贴，注意鼠标一定要选中最左上角一格，不然会出现对齐错误。
复制后，最好核对一下总行数。
5. 选中Excel中最后一列pin group，复制到new part里对应的pin group列。
重点核对不同bank变化处的引脚顺序是否正确。
6.整理引脚属性，点击Type列，会弹出下拉选项，一般属性可选择Passive，电源选择Power，Jtag口选择input 或者output。
选择完一个pin后，可以通过复制粘贴的方式重复下面的引脚设置，提高效率。
可以每次选择多个表格进行复制。
7. 同样的方法设置Shape属性，选择Line或其它自己喜欢的风格。
8. 勾选pin visable 属性，同样可以通过选择多个表格复制粘贴的方式快速完成。
9. 设置position属性，可以选择引脚上下左右的位置。
记得用复制粘贴。
10. 在Section属性里，如果本第3步中设置了多个section，注意希望引脚在哪个部分，就选择相应的值。
同一个器件的话直接通过下拉选择默认值，复制粘贴即可11. 如果复制粘贴的过程中，不小心粘贴多了，直接删是删不掉的，需要点击对应表格的行，比如我要删掉65行，3列中的内容，点击一下65，下方的Delete Pins 选项被激活，此时点击Delete Pins即可删除。
（完整版）OrCADCaptureCIS（Cadence原理图绘制）OrCAD Capture CIS(Cadence原理图绘制)1.新建原理图 (2)1,打开软件 (2)2，设置标题栏 (2)3，创建⼯程⽂件 (4)4,设置颜⾊ (4)2.制作原理库 (6)1,创建元件库 (6)2，修改元件库位置，新建原理图封库 (6)3，原理封装库的操作 (7)3.绘制原理图 (9)1.加⼊元件库，放置元件 (9)2.原理图的操作 (10)3. browse命令的使⽤技巧 (12)4.元件的替换与更新 (13)4.导出⽹表 (14)1.原理图器件序号修改 (14)2.原理图规则检查 (15)3.显⽰DRC错误信息 (16)4.创建⽹表 (17)5.⽣成元件清单(.BOM) (18)设计⽬的：创建如图RS232转换RS422原理图1.新建原理图1,打开软件2，设置标题栏Options-------DesignTemplate创建完原理图⼯程后，也可以修改标题栏Options--------Schematic Page Properties3，创建⼯程⽂件File------New------Projet4,设置颜⾊Options--------Preferences2.制作原理库1,创建元件库File-------New----Library2，修改元件库位置，新建原理图封库点击如图位置⿏标右击，点击Save As另存为。
New Part新建⼀个封装库。
3，原理封装库的操作Place------Pin 放置管脚选中管脚，按住键盘Ctrl同时⿏标拖动器件完成管脚的复制选中管脚⿏标右击Edit Properties 编辑选中管脚信息，如下图Place------Rectangle 放置矩形Place------line 放置线Place------Text 放置⽂字Place------ellipse 放置椭圆Options-----Part Properties 原理封装库属性Options-----Package Properties 原理封装库信息View------- Package 显⽰这个封装库的所有部分快捷键I-----放⼤O----缩⼩Delete-------删除最终根据操作完成MAX3221ECAE原理图库的编辑3.绘制原理图1.加⼊元件库，放置元件1.打开原理图⼯程，打开原理图2.Place-------Part（快捷键P）添加封装注：软件⾃带库路径，如下图所⽰常⽤到的电容电阻库2.原理图的操作1.快捷键I-----放⼤O----缩⼩Delete-------删除W-------放置⾛线R----旋转⽅向按住Alt键拖动器件可以切断⽹络连接Edit-----Mirror-----Horizontally ⽔平⽅向镜像Edit-----Mirror------ vertically垂直⽅向镜像Edit-----Mirror---------Both整体镜像Edit-----Properties显⽰修改PCB封装信息2.选中器件，按住键盘Ctrl同时⿏标拖动器件完成器件的复制3.放置⾛线 1.⿏标左键双击终⽌布线2.画线时按住键盘Shift 任意⾓度⾛线4.放置电源5.放置地6.放置空⽹络7.放置节点8.相同原理图放置⽹络连接（快捷键N）9. 放置总线10. 总线⼊⼝（F4连续放置总线⼊⼝⽹络等⾃动递增）11. 不同原理图页⾯的⽹络连接12. 放置⽂字13.Options--------Preferences3. browse命令的使⽤技巧1.选中.dsn⽂件如图2.Edit----Browse-----Parts显⽰修改器件信息Edit----Browse-----Nets显⽰修改⽹络信息Edit----Browse-----DRC markers显⽰DRC错误信息Edit----Browse-----off-page connectors显⽰不同原理图页⾯的⽹络连接4.元件的替换与更新1.选中打开原理图⼯程中Design cache,如图⿏标右击Cleanup Cache清除原理图中不存在的元件封装库2.⿏标右击Design cache下所需要更新替换的封装库Replace Cache-------替换元件封装库，如图所⽰Update Cache--------更新封装库最终经过以上操作完成如图所⽰原理图绘制4.导出⽹表注:导⽹表之前的注意事项：1.原理图器件序号修改2.原理图规则检查3.PCB封装库是否正确⽆误，属性是否正确4.⽹络管脚顺序是否准确5.如果建⽴⽹络表时出现错误，查看“Sessions log”中错误信息1.原理图器件序号修改1.选中.dsn⽂件如图2.Tools-------Annotate第⼀步：清除所有器件序号第⼆步：重新增加器件序号2.原理图规则检查Tools-----Design Rules Check3.显⽰DRC错误信息Edit----Browse-----DRC markers4.创建⽹表Tools------Create Netlist如果建⽴⽹络表时出现错误，查看“Sessions.log与netlist.log”中错误信息5.⽣成元件清单(.BOM) 注：⽣成清单前请先创建⽹表1，先选中如图.dsn⽂件2，Tools---------Bill of Materials按照公司规范进⾏元件清单处理：10KMCSY清单.xlsx。
Aｌlegｒo DesignＥntry ＣIS原理图输入方式孙海峰Ｄesiｇn Ｅntry CIS是一款国际通用的、比较标准的原理图输入工具,它是Cadencｅ公司收购OrCAD公司后，由原有的Capture和Captuｒe CIS发展而来的，它是进入ＯrCAD Captｕｒe原理图设计工具的入口。
Dｅsｉgn Entry CＩS可以对电路设计进行项目管理，同时能为设计提供大量的元件符号,便于原理图设计时的元件调用,便于设计者绘制原理图。
这种原理图输入方式主要包含下面几个模块。
1、项目管理模块:这是Deｓigｎ Entry CＩＳ的导航模块，可以对电路设计进行项目管理，负责管理各种资源和文件，而且可以协调与其它软件的数据交换；2、元件编辑模块：Desｉgn Entry CIS中集成了大量的元件数据库,可以方便设计者的调用，在这个原理图输入方式下，设计者还可以自己编辑所需要的元件库,因为软件自带的元件库往往不能满足设计要求;3、电路图绘制模块:用以绘制原理图;4、元件信息系统:该模块用以对元件和库进行高效的管理；5、电路设计的后处理工具：对已经设计好的原理图，该模块用以生成网标、生成报表、元件编号、ＤRＣ检查以及各种统计报告。
接下来,按照原理图设计输入流程,我将详细阐述DesigｎＥntｒy CIS原理图的输入方式。
一、进入Design Eｎtｒy CＩS用户界面进入DeｓigｎEntry CIS界面并新建设计的步骤如下:1、执行“开始/程序/Cadeｎce／Releasｅ１6.3／Ｄesｉgn Entry CIS”命令,并选择好相应产品进入CIS原理图输入界面；2、执行命令,可以新建工程文件、原理图设计、元件库等各类原理图绘制文件，新建0402工程,进入工程编辑界面；3、在上面的根目录中,右击工程文件可新建设计，新建原理图，右击原理图，并选择Sｃｈｅmatｉc Ｐage Proｐertieｓ,将弹出Ｓｃheｍａtic Page Prｏpeｒt ｉes对话框,用以进行原理图绘制页面、栅格点等的基本设置;其中，Paｇe Sｉze用以设置页面尺寸，Grid Referｅnce用以设置栅格点。
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Cadence原理图库设计
一.工具及库文件目录结构
Cadence提供Part Developer库开发工具供大家建原理图库使用。
Cadence 的元件库必具备如下文件目录结构为：
Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table)
Sym_1:存放元件符号
Entity:存放元件端口的高层语言描述
Chips:存放元件的物理封装说明和属性
Part-table:存放元件的附加属性，用于构造企业特定部件
我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更
直观可靠一些。
二.定义逻辑管脚
在打开或新建的Project Manager中，如图示，打开Part Developer。
然后出现如下画面，
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点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。
标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位
总线管脚。
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点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选
定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。
管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。
按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。
(注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
三.加入封装相关信息
点击Packages,按右键，选择New,出现如下画面。
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在Gerneral的各项填入相关信息，选择Specify Package Type可指定封装类型，在Reference Designator中填入
或选择位号标识，JEDEC_TYPE和ALT_SYMBOLS分别可填入对应的PCB封装类型及替代封装。
Physical Pin Mapping对话框涉及PCB封装与原理图库符号的管脚对应问题：
1, 如果在General中没指定JEDEC_TYPE,可通过Add Manually方式加入封装管脚，选择Add Manually,点击Pin
Numbers,出现Add Physical Pin Numbers对话框，选择Nuneric,输入需要加的管脚或集体输入比如1-20,即可把1
到20的管脚均罗列到Physical Pins栏内。
如果在General中指定了JEDEC_TYPE，管脚可以直接从封装中提取。
在Logical栏选择逻辑管脚，在Physical Pins栏内选择相应封装管脚，点击Map,即可实现从原理图符号到PCB
封装的管脚映射，如下图。
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对于多行列封装，可能存在A1-A10,B1-B10,C1-C10这样的管脚，我们在加入Physical Pins之前，应在Add Physical
Pin Numbers对话框中选择Grid阵列输入，如下图。
2, 如果在General中指定了JEDEC_TYPE,在Physical Pin Mapping对话框中允许我们通过封装库中已有封装的既
定管脚来实现管脚映射。在Physical Pin Mapping对话框中选择Extract From Footprint，点击Pin Numbers后即可
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把已有封装的管脚罗列到Physical Pins栏内。余下的映射操作同上。学会使用这个对两者之间的对应关系有好处。
四.创建元件符号图
在Part Developer编辑器主界面选择Symbols按右键选择New,将出现如下界面提示我们选择建立一个单部件元件
还是多部件元件,多部件元件允许我们把元件符号拆成几个部份分别表示物理封装的一部份,在元件管脚非常多时
比较适用。多部件元件与单部件元件的创建方法类似，我们就以单部件元件为例。
选择All Pin，然后点击Next,则出现如下画面。
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上图中第一项Logical表示只把逻辑管脚体现在符号中，隐含电源和地;第二项Logic+Power+Ground
表示把三者都体现在符号中，第三项Logic,Power+Ground表示把三者分别用两个符号来表示，少用。如果选择
第一项则一定要通过POWER_GROUP属性来定义电源和地。
点击Next,则出现如下画面。
此表提示我们可以更改或新建封装类型，如不想更改和新建，则点击Modify Existing Package后不更改内容。
点击Next，出现如下画面，点击Finish,完成符号的初步编辑。
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如果选择了电源和地的隐含方式，需要在Symbols的属性栏的Additional Properties内加Power_Group属性如下
图示，注意对齐方式及可见性的选择。
选择Symbol Properties的Symbol Pins对话框，还可对符号中逻辑管脚的位置和次序进行编辑。如下图。
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对Symbols Properties编辑完成后,可点击主菜单的sym_1按右键进入Concept-HDL，在Concept-HDL中可适当
调整管脚及文字的位置。
在Concept-HDL中编辑符号图形时，系统自动将栅格设置为0.05 2, 意思是跟踪栅格50mil,显示栅格100mil,
最好别更改这个默认值，否则在原理图设计时，会遇到麻烦。
五.创建Part-table文件
Part-table文件用于灵活构造部件以满足用户不同需要。例如我们可以在Part-table文件中重定义JEDEC_TYPE
和ALT_SYMBOLS替代曾经加入过的封装信息。
在Part Developer主界面点击Part Table Files,右键选择New后进入Ptf Editor,如下图。
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在Header对话框内分别可定义Key属性，Injected属性，Global属性。在Part Rows对话框内中定义部件的属性
值。
Part-table文件是一个ASCII文件，任何文本编辑器均可编写或修改该文件，注意文件内容必须符合图例格式。
Example:
FILE_TYPE = MULTI_PHYS_TABLE;
PART 'AD704'
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CLASS=IC
{========================================================================================}
:VENDOR_PART_NUMBER(OPT) = PART_NUMBER | JEDEC_TYPE | DESCRIPTION ;
{========================================================================================}
'AD704AR'(!) = '12100068' | 'SO16-300' | 'Vcc(max)+18V，CMRR>94.0dB，SR>0.15V/us'
'AD704AN'(!) = '12100069' | 'SO16-150' | 'Vcc(max)+18V，CMRR>94.0dB，SR>0.15V/us'
END_PART
END.
在制作Part-table文件时，最好是引用其他人的Part-table文件来修改以节省设计时间。
六．验证原理图符号库
完成符号库设计后，在Part Developer 界面选择Tools->Verify，对元件库进行检查，如果没有报错，则此元件库
创建基本成功了，为了验证此元件库是否可用，我们可以新创建一个Project，打开Concept-HDL,在原理图页中
调入新做的零件打包看是否能成功把元件符号转成PCB封装。
