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基于FPGA的ITU-656标准视频解码及存储系统设计王水鱼;李艳婷【摘要】本文主要从视频图像采集系统出发,针对基于FPGA视频采集系统中需要实时显示和高效存储视频数据的问题,设计了视频解码和SDRAM存储模块.在整个系统中使用CCD摄像头将采集到的模拟信号经解码芯片ADV7181B解码后,转换为数字信号,并使用乒乓存储方法存储在SDRAM中,以方便提供给后期其他操作.在分析了视频解码及SDRAM的基本原理和主要参数的基础上,利用Verilog语言实现了将有效视频数据分离出来并串行输出,同时也将图像分辨率调整为符合VGA显示的像素大小.另一方面通过乒乓缓存也保证了实时性、高速度的数据存储.最后,经过Modelsim仿真验证,证明了本设计的有效性.【期刊名称】《微型机与应用》【年(卷),期】2016(035)007【总页数】4页(P25-27,29)【关键词】视频解码;ITU-656;SDRAM;乒乓缓存【作者】王水鱼;李艳婷【作者单位】西安理工大学自动化与信息工程学院,陕西西安710048;西安理工大学自动化与信息工程学院,陕西西安710048【正文语种】中文【中图分类】TP274.2视频图像采集系统应用非常广泛，随着计算机通信技术的不断发展，FPGA以其高性能、低开发成本等优点广泛应用于视频和图像处理领域[1]，因此,更加深入地研究基于FPGA的实时图像采集系统, 对于视频监控系统、高性能的图像处理等都具有极其重要的作用。
本文主要研究的内容是基于FPGA的视频采集及显示系统中的视频解码和视频数据存储的问题，对于提取有效视频数据流和高效实时存储大量数据具有显著性的意义。
图1为视频图像采集的系统框图，主要由I2C配置模块、ITU-656视频解码模块、SDRAM控制器模块、视频格式转化模块和VGA控制器模块组成[2]。
为了使视频数据能实时、高速的显示，视频解码模块和SDRAM控制模块就显得尤为重要。
原 创 性 声 明郑重声明：此篇题为《基于FPGA的数字视频转换接口的设计与实现》的论文，是作者在导师的指导下，于武汉大学攻读硕士学位期间，进行研究工作所取得的成果。
根据作者所知，论文中除了参考文献列举的地方外，不包含其他人已经发表或撰写过的研究成果。
本声明的一切法律结果由本文作者承担。
作者签名：赵东方李雄于心亮程方敏导师签名：黄启俊常胜撰写日期：二零零七年八月二十四日基于FPGA的数字视频转换接口的设计与实现作者：赵东方李雄于心亮程方敏导师：黄启俊常胜（武汉大学物理科学与技术学院电子科技系，武汉，430072）摘 要：本设计针对MT9M111这款数字图像传感器，采用Altera公司Cyclone系列的FPGA作为主控芯片，实现了对图像传感器输出的ITU-R BT.656视频数据的采集，色彩空间转换，以及在DVI-I显示器上显示的全过程。
通过本设计，图像能够以1280×960（60Hz）和1280×1024（60Hz）两种显示格式在DVI-I显示器上显示，并且具有图像静止功能。
同时，在系统空闲时，可以将系统设置为待机状态，实现了低功耗。
关键词：ITU-R BT.656视频数据；FPGA；AS配置；SDRAM；D/A；TMDS；DVI-I The design and implementation of a digital video conversion interfacebased on FPGAAuthor: Zhao Dongfang Li Xiong Yu Xinliang Cheng FangminTutor: Huang Qijun Chang Sheng(Department of Electronic Technology, College of Physics and TechnologyWuhan University, Wuhan, 430072, P.R.China)Abstract: This design, which is aimed at the digital image sensor MT9M111, used Altera Cyclone FPGA as the main control chip, and implemented the whole process of the collection of the ITU-RBT.656 video data from the image sensor, color space conversion, and the display on DVI-Imonitor. Through this design, the image can be displayed on DVI-I monitor in the mode of1280*960 (60Hz) or 1280*1024 (60Hz), image freezing is also supported. Moreover, thesystem can be set into standby state when the system is idled, for low power consumption. Keyword: ITU-R BT.656 Video Data; FPGA; AS Configuration; SDRAM; D/A; TMDS; DVI-I0．引言随着计算机、多媒体和数据通信技术的高速发展，一方面使得数字视频技术得到了极大的促进和推动，另一方面也使得不同数字显示设备之间的接口互联问题日益突出，然而在当今市场上对于数字接口互联问题的重视还不够，在两个不同数字接口之间进行转换的设备还比较少见。
BT656 是一种数字视频接口标准，常用于视频采集和传输。
其中，HACTIVE、HFRONT-PORCH 和其他参数定义了视频信号的时序特性。
HACTIVE 参数表示水平有效视频的起始时间和结束时间，即水平有效视频的宽度。
HFRONT-PORCH 参数表示水平前导porch 的时间，即水平同步信号之前的空白时间。
这些参数通常在视频接口中设置，以确保正确地同步和解析视频信号。
通过调整这些参数，可以优化视频信号的显示效果和稳定性。
需要注意的是，具体的参数值可能因不同的设备和标准而有所不同。
因此，为了获得准确的参数值，建议参考相关设备和接口的技术规格或手册。
一种基于FPGA实现的视频流可靠传输方案作者：姜兴家刘布民何春梅郑剑锋来源：《物联网技术》2014年第02期摘要：介绍了一种用FPGA实现的基于UDP协议的新型视频流传输系统；分析了系统中各个组成部分的设计方法；同时结合测试方案得出实际的测试结果，测试结果表明，本系统能达到设计需求的目标；最后对系统做出总结并给出一种改进型方案及其应用市场的预测。
关键词：FPGA；VLC；UDP；MicroBlaze中图分类号：TP393 文献标志码：A 文章编号：2095-1302（2014）02-0044-030 引言近年来，移动互联网技术发展迅猛，人们希望在任何时间任何地点以任何方式进行通信，无线互联网技术无疑至关重要，尤其对图像及其传输的需求越来越迫切，其中视频的实时传输越发受到人们的重视，基于视频流的无线传输技术已形成新的研究热点[1，2]。
为了满足市场需求，本文提出一种新型的视频流传输方案：PC机发送的视频流通过网卡发送到网线上，网线的数据通过PHY芯片以GMII格式发送到FPGA，FPGA缓存并处理数据后以串行数据形式发送到SMA口上，经过放大后的电信号被电光转换模块转换成光信号，接收端的光电转换模块将接收到的电信号以SMA格式输入到FPGA，经过处理后的GMII格式数据通过PHY芯片与PC的网口相连，PC上的VLC只要经过相应正确的操作就能显示实时传输的视频流。
1 系统结构及功能分析1.1 总体需求方案由于现在的无线通信技术中带宽的限制，人们观看实时视频的时候经常出现卡屏的现象。
为了达到流畅播放视频流的效果，设计出的总体需求方案框图如图1所示，其中的第一路到第四路都是光路，这样可以满足无线传输的效果。
从图1可以看到，图中一共有4路输出端可以接收到视频流，但是输出视频的切换由发送方完成。
每一路连接输入与输出的光路都会在前端加一个放大器，且为提高设计效率采用现成的光电转换芯片完成光路的设计。
1.2 总体设计方案为实现上述需求方案，这里以一路设计为例来进行说明。
1 引言随着4K技术的逐渐成熟，人们对高分辨率视频的需求量越来越大，高分辨率视频传输在智能终端、安防监控、数字电视领域的应用日益增多。
但是高分辨率视频的数据量大，因此导致对视频数据处理系统、存储带宽和传输带宽的要求极高，如果没有编码技术的支持，那么对视频进行存储和传输都将难以想象。
所以对高分辨率视频实时采集编码以及传输系统进行研究具有重大意义，而两路及更多路的视频实时采集编码的研究能够提高无人驾驶和监控等领域的安全性。
传统的视频采集编码传输系统大多是基于ARM处理器的嵌入式平台，通过软件来完成的。
但随着视频的清晰度增加，数据量变得更大，采用嵌入式平台搭建的系统越来越不能满足高分辨率视频的实时编码传输，于是出现了FPGA、DSP+FPGA、ARM+DSP、ARM+Hi3516A编解码芯片，以及SOC-FPGA等解决方案。
目前这些方案由于编码的视频分辨率不高以及编码效率和编码速度等方面的问题，无法解决多路4K视频实时编码传输的问题。
本文使用了Xilinx推出的Zynq UltraScale+MPSoC EV系列芯片进行设计，能很好地解决上述问题。
该系列芯片集成了ARM处理器、FPGA逻辑资源以及硬核编码器，ARM和FPGA之间通过AXI总线协议进行通信，大大提高了数据传输的速度，硬核编码器提高了编码的效率和编码速度，为解决4K视频的编码传输提供了新思路。
视频编码传输系统需要经过视频采集、压缩编码、码流传输等环节，涉及ARM和FPGA之间的数据交换和存储，每个环节的设计均会影响整个系统传输效率。
因此采用合理的系统架构将每个模块衔接在一起至关重要。
2 系统总体架构本文设计的视频编码传输系统主要包括视频采集与预处理、VCU压缩编码、网络传输控制等模块。
系统的总体架构框图如图1所示。
2.1 视频采集与预处理利用硬件板上的HDMI接口实现视频地输入，在FPGA的PL端使用HDMI IP核完成对视频流的提取，视频流采用视频处理IP核（VPSS）进行图像的色彩空间转换、分辨率的缩放等预处理，将预处理后的视频流使用Broadcaster IP核复制为两路相同的流，使用Framebuf Write IP核以DMA的方式将两路流数据通过高性能接口（HP0）存入DDR中。
