基于ARM和FPGA的高速数据采集卡的设计与实现 (1)

基于ARM+FPGA的实用高精度数据采集器设计本文主要介绍基于ARM+FPGA的高精度数据采集器设计，该设计的特点是利用FPGA控制数据的高速采集，同时采用ARM对外围电路进行控制和数据处理，并实现在液晶屏上的频谱显示。

该设计利用FPGA实现高精度数据采集控制，利用ARM实现光标跟踪、D/A变换及显示等重要指标，并且提供了良好的人机交互界面，其设计方法具有较高的实际应用价值。

文章重点论述了基于ARM+FPGA的实用高精度数据采集器的总体设计、硬件设计和软件设计。

标签：ARM；FPGA；高精度；数据采集；系统引言在科技快速发展的今天，数据采集的重要性是十分显著的，其应用范围越来越广泛，尤其是在工业领域，数据采集的精度和处理的实时性要求逐渐提高，传统的数据采集系统通常采用A/D芯片和主控芯片搭配的手段，该方法功能单一，处理效率低下，如果遇到被测的对象比较复杂并且数据量比较大时，无法满足对数据高精度的要求。

基于ARM+FPGA的高精度数据采集系统能够有效的避免上述问题，ARM作为主控芯片，对整个系统进行控制，并将数据通过USB高速的上传到上位机中，能够借助上位机的强大的运算能力，对数据处理的实时性进行确保，同时能够简便的形成一个用户自定义的数据采集系统，具有良好的通用性；而FPGA能够对数据采样的高精度和高效率进行保证。

本文主要论述基于ARM+FPGA的高精度数据采集器设计相关内容。

1系统总体设计及基本工作原理1.1系统组成高精度数据采集器主要架构由ARM（+DA）+FPGA（+AD）组成。

本系统主要由三个独立的模块组成。

第一部分是数据采集模块，主要完成信号的采集、调理和A/D转换，然后采用并行方式送给处理器；第二部分是处理器模块，接收数据采集模块发送过来的数字信号、处理后显示，并且将处理完的信号送给D/A转换模块；第三部分是D/A转换模块，把数字频谱信号还原并通过示波器显示。

1.2 系统基本工作原理系统工作时，数据采集器置于被监控的设备处，通过传感器对设备的电压或者电流信号进行采样、保持，并送入A/D转换器变成数字信号，然后将该信号送到FPGA内的FIFO中。

F PG A 内嵌A R M架构的高速数据采集系统设计*李昱燃,杨军,任志国(中国航天系统科学与工程研究院,北京100048)*基金项目:装备发展部预研领域基金项目(61405540104)㊂摘要:针对电磁监测环境的复杂应用背景,将F P G A 内嵌A R M 架构应用于最新的Z y n q 7000平台,结合动态性能优越的模/数转换芯片A D 9371,使用软硬件协同设计的设计理念,从开发过程中的各模块硬件电路搭建方面,以及关键技术A D 9371寄存器配置设计㊁系统I P 核设计方面对高速数据采集系统的设计过程进行全方位描述㊂通过测试,该系统在数据高速采集㊁高速缓存㊁输出各模块都能满足设计需求㊂关键词:高速数据采集;Z y n q 7000;A D 9371;I P 核中图分类号:T P 368 文献标识码:AD e s i g n o f H i g h -s p e e d D a t a A c q u i s i t i o n S ys t e m B a s e d o n F P G A E m b e d d e d A R M A r c h i t e c t u r e L i Y u r a n ,Y a n g J u n ,R e n Z h i gu o (C h i n a A e r o s p a c e A c a d e m y o f S y s t e m s S c i e n c e a n d E n g i n e e r i n g ,B e i j i n g 100048,C h i n a )A b s t r a c t :F o r t h e c o m p l e x a p p l i c a t i o n b a c k g r o u n d o f t h e e l e c t r o m a g n e t i c m o n i t o r i n g e n v i r o n m e n t ,t h e d e s i g n m e t h o d o f t h e s ys t e m u s e s F P G A e m b e d d e d A RM a r c h i t e c t u r e ,w h i c h i s a p p l i e d t o t h e l a t e s t Z y n q -7000p l a t f o r m ,c o m b i n e d w i t h A D 9371.I t h a s e x c e l l e n t d yn a m i c p e r f o r m a n c e a n a l o g -t o -d i g i t a l c o n v e r s i o n c h i p ,u s i n g t h e d e s i g n c o n c e p t o f s o f t w a r e a n d h a r d w a r e c o l l a b o r a t i v e d e s i g n .F r o m t h e a s p e c t o f h a r d w a r e c i r c u i t c o n s t r u c t i o n o f e a c h m o d u l e i n t h e d e v e l o p m e n t p r o c e s s ,a s w e l l a s t h e k e y t e c h n o l o g y A D 9371r e g i s t e r c o n f i gu r a t i o n d e -s i g n a n d s y s t e m I P c o r e d e s i g n ,t h e d e s i g n p r o c e s s o f h i g h -s p e e d d a t a a c q u i s i t i o n s y s t e m i s d e s c r i b e d i n a l l a s p e c t s .T h r o u g h t e s t i n g,t h e s y s t e m c a n m e e t t h e d e s i g n r e q u i r e m e n t s i n h i g h -s p e e d d a t a a c q u i s i t i o n ,c a c h e ,a n d o u t pu t m o d u l e s .K e y wo r d s :h i g h -s p e e d d a t a a c q u i s i t i o n ;Z y n q -7000;A D 9371;I P c o r e 引 言随着计算机的高速发展,信息更多地通过数字化形式进行传播,而数据采集系统作为信息数字化处理的关键部分,是各个领域尤其国防设备中必不可少的一环,是雷达㊁导弹等的必要部分[1],正在朝着速度更快㊁精度更高㊁实时性更强的方向不断发展㊂通过对国内外研究现状的总结分析,根据架构方式可将高速数据采集方法主要分为以下几种:基于F P G A 的高速数据采集[2-4];基于D S P 系统的高速数据采集[5-6];基于嵌入式系统的高速数据采集[7-8]㊂F P G A 架构应用较多,主要用于查找表结构,实现过程主要是S R AM ,它的优点是快速的数据处理和灵活的编程,但是该系统的决策能力较弱㊂D S P 架构现在应用较少,主要用于视频处理等领域,它的优势是具有强大的数据处理能力,但是除此以外其他功能很弱㊂A R M 在工业控制等领域具有广泛的应用,擅长系统决策控制,但数据处理能力较弱㊂1 系统设计本课题的具体应用背景为电磁监测环境,根据实际设计需求,现提出该系统的性能指标如下:接收通道数为2,采样率大于等于300M s ps ,采样位数大于等于10位,缓存容量大于等于1000M B ㊂在电磁监测环境下实现数据的高速采集难度较高,受自然环境㊁装备干扰以及功耗的影响,多数在此环境下实现的数据采集系统采样率一般在100M s p s 左右,传输的频率范围较窄,想突破此瓶颈有所难度㊂为了实现以上指标,提升高速数据采集系统在电磁监测环境下的性能,对比几种架构方法发现,传统架构方法均有所弊端,不能较好满足性能指标需求㊂相比之下,新型的F P G A 内嵌A R M 架构,将具有软件可编程能力的A R M 和硬件可编程能力的F P G A 集成在一块芯片上,同时此架构中F P G A 和A R M 可选择通过高达100G b ps 的内部高速总线A X I 通信,具有更高的系统通信可靠性,能够更加有效解决嵌入式系统中数据传输的问题㊂在功耗方面,实现此架构的平台采用28n m 的制造工艺进行集成,使整个芯片的设计都达到低功耗,相较于多芯片的系统方案,该架构在成本㊁通信设计和扩展性上更具有优势[11],将在电磁监测环境中发挥更大的作用㊂1.1 系统整体架构该系统主要包含A /D 采集模块㊁信号处理模块以及一些外设接口模块㊂整体架构如图1所示㊂图1 系统整体架构图该系统所实现的高速数据采集方式如下:模拟信号通过A D 9371模数转换器进行采样,转换成数字信号,通过信号处理模块F P G A (P L )部分的控制,将数据存入D D R 3高速存储器中,双核A R M C o r t e x A 9处理器(P S )通过D D R 3存储器完成配置命令下发以及从存储器中读取采集数据,并完成串口㊁U S B 接口等外设接口的通信与控制㊂信号处理模块的控制器F P G A 的程序模块分别通过R S 232接口芯片实现电平转换,完成对显示屏的显示控制;通过F P G A的引脚实现按键的输入检测与指示灯的控制㊂1.2 A /D 采集模块电路设计A /D 采集模块完成射频模拟信号的接收㊁发送,信号的变频㊁滤波与模/数转换处理㊂根据设计指标要求,最终选择A D I 公司的A D 9371芯片作为核心芯片,搭建完整的电路㊂A D 9371是一款高度集成的R F 收发芯片,具有强大的功能㊂工作频率范围为300MH z ~6G H z,在数据传输方面,能够实现两收两发,还包括两个输入的反馈通道以及三个输入的侦听通道,能够适应数字校正算法,通过芯片集成技术,几乎所有R F 采集模块的组件都集成在一个芯片上,简化了硬件设计,降低了系统的功耗㊂用户可以通过下式配置A D 9371的采样率:L a n e R a t e =I Q S a m pl e R a t e ˑMˑ16b i t s ˑ108ːL (1) 通道速率最高可设置为6144M b ps ,可以达到最高采样率1536MH z ㊂A D 9371的精度为12位,可知采样率及采样位数均可满足设计需求指标㊂A D 9371子板的模拟信号端为差分输入与输出,通过B A L U N 实现射频信号的单端与差分变换,实现射频信号对外的单端模拟传输㊂2路接收为同本振,内置三个小数N 分频,用于产生发生器㊁接收器和观察接收器使用的R FL O ㊂A D 9371的数据接口为J E S D 204B 串行接口,该接口需要时钟㊁同步信号和数据信号,所有信号均为L V D S 类型,为了保证J E S D 204B 的高速串行数据传输,在进行P C B 布局布线时需特别考虑注意阻抗匹配㊁等长与屏蔽隔离等处理,设计原理图如图2所示㊂图2 J E S D 204B 接口电路原理图1.3 信号处理模块电路设计1.3.1 模块架构信号处理模块为整个系统的核心控制与处理部分,完成数字信号处理与通信接口的处理等功能㊂为实现F P -G A 内嵌A R M 架构,选择X i l i n x 公司的全可编程器件Z Y N Q 7000系列的Z C 706芯片作为核心主控芯片,完成信号处理模块主板的设计㊂X i l i n x Z y n q 7000系列芯片,将主频高达1G H z 的A R M C o r t e x A 9双核处理器与低功耗F P G A 密切集成在一起,在A R M 处理器和F P G A 之间采用A X I 4通信总线形成高带宽,获得更大数据吞吐能力[11]㊂其中F P G A (P L )端带有D D R 控制器硬核,支持1G B 多种数据位的地址宽度;而A R M (P S )端包括64位的数据通道,最高支持1066M T /s 的速度,适用于做系统的图4 A D 9528时钟电路原理图高速存储㊂信号处理主板主要由核心主控芯片㊁P S 外围电路㊁P L 外围电路㊁时钟系统与电源系统等部分组成㊂具体原理框图如图3所示㊂1.3.2 时钟系统设计整个系统时钟信号工作流程如下:10MH z 信号可通过模拟开关选择内部10MH z 参考时钟(印制板上晶体或者印制板板外晶振产生)或者外部10MH z 参考输入时钟信号;信号通过模拟分路器后分成5路信号分别到10M参考出㊁10M 预留内参考㊁F P G A 预留10M 参考和A D 9528(J E S D 204B 时钟发生器)10M 参考入;A D 9528通过片上鉴相器完成10MH z 参考信号或者30.72MH z 参考信号与100MH z 时钟输出信号的同相处理后,输出7路125MH z(可自定义配置)信号分别到F P G A 的G T X 预留输入时钟㊁F M C L P C 参考时钟㊁F P G A 的J E S D 204B 接口时钟㊁A D 9371的器件时钟㊁通过S MA 接口到子板A D 9371的预留器件时钟㊁F P G A 预留输入时钟和子板A D 9371的J E S D 204B 接口时钟,并且输出100MH z 时钟的相噪与100MH z 时钟芯片相关㊂主要电路图如图4所示㊂在信号处理主板上设计两个可编程的用户时钟,分别是U 34和U 35,可通过I 2C 接口对时钟进行配置,实现10~810MH z 频率的变化,起始默认频率为156.25MH z㊂1.3.3 电源系统设计整机电源采用A C D C 电源模图3 信号处理主板原理框图块,220V A C 交流输入,12V 直流输出,为信号处理主板提供工作电源,A D 9371的设备供电需要3.3V ㊁1.8V 和1.3V ,通过多路输出的D C D C 电源模块A D P 5054将来自信号处理主板的12V 进行变换后实现,印制板上采用足够的去耦电容,以保证A D 9371的供电电源纹波性能,部分硬件电路图如图5所示㊂图5 电源系统部分电路原理图2 系统软件平台设计实现本设计主要程序在Z y n q 7000控制单元上实现,并使用X i l i n x 提供的V i v a d o 开发套件进行开发㊂开发套件由两部分组成:①V i v a d o 主环境,主要完成P L 设计即I P 核设计㊂②S D K 软件辅助环境,主要完成P S 层的设计㊁整个控制线程和调试程序,包括A D 9371寄存器配置文件㊂2.1 P L 软件架构设计基带部分I P 核的设计P L 层方面,首先该系统在V i v a d o 中完成最重要的B l o c k D e s i g n 设计:完成Z y n q 相关参数的配置以及基带部分I P 核的设计,在本设计中,硬件逻辑系统主要I P 包括:①用户I P (自己创建的I P ),如a x i _a d 9371_v 1_0㊁a x i_a d x c v r _v 1_0㊁a x i _c l k ge n _v 1_0㊁a x i _d a cf i f o _v 1_0㊁A D I J E S D 204B R e c e i v e A X I I n t e r f a c e ㊁A D I J E S D 204B R e c e i v e等㊂②X i l i n x 官方提供的I P(通过设置即可实现功能),如Z Y N Q 7P r o c e s s i n g S y s t e m ㊁P r o c e s s o r S ys t e m R e s e t ㊁A X I I n t e r c o n n e c t ㊁A X I I I C ㊁M e m o r y I n t e r f a c e G e n e r a t o r 等㊂其中a x i _a d 9371I P 核设计过程如下:调用a x i _a d 9371I P核,并对a x i _a d 9371.v 文件进行以下程序修改:删除文件中的第41~43行语句:P a r a m e t e r D A C _D D S _T Y P E =1,P a r a m e t e r D A C _D D S _C O R D I C _DW=20,P a r a m e t e r D A C _D D S _C O R D I C _P HA S E _DW=18依次在文件第84行㊁第93行㊁第107行添加一行代码语句,如下:84 i n pu t a d c _d u n f ,93 i n p u t a d c _o s _d u n f ,107 i n pu t d a c _d o v f ,完成修改后,进行保存,并通过 A d d S o u r c e s命令,依次添加以下文件,根据程序实现相对应功能:①接口模块a x i _a d 9371_i f .v ,实现J E S D 20B 接口的应用层,该接口连接到J E S D 204B I P 内核㊂②接收模块a x i _a d 9371_r x .v,其中包含A D C 通道处理模块a x i _a d 9371_r x _c h a n n e l .v,每个通道一个(接收路径支持4个通道);数据处理模块(直流滤波器a d _d c f i l t e r .v ,I Q 校正a d _i qc o r .v 和数据格式控制ad _d a t a f m t .v );A D C 通道寄存器映射u p_a d c _c h a n n e l .v ;A D C 公共寄存器映射u p _a d c _c o m m o n .v ㊂依次完成系统所有I P 核的设计,添加到工程中,进行布局与互连后,搭建成一个完整的逻辑系统㊂接下来用此环境完成与开发板的物理引脚相对应的引脚约束:创建X D C 文件将串口引脚分配到对应的开发板引脚上,最终完成B I T 流文件㊂2.2 P S 软件架构设计A D 9371寄存器配置P L 设计结束后将进入P S 的设计㊂A D 9371与一般的A D I 芯片有所不同,一般的芯片根据寄存器配置表,通过对每个地址的选择赋值即可实现寄存器的配置㊂而A D 9371作为高级芯片,寄存器数量过多,近上千个,无法直接通过选址赋值进行配置㊂而是通过调用A P I 函数,在P S 上实现寄存器的配置选择,主要在S D K 软件上实现㊂软件架构如图6所示㊂本次设计选择S P I 接口协议对A D 9371芯片的寄存器进行控制和配置操作㊂串行外设接口(S P I)总线为基带处理器(B B P )的A D 9371提供全数字控制机制㊂每个S P I 寄存器为8位宽,每个寄存器包含控制位㊁状态监视器或控制器件所有功能的其他设置㊂使用A P I 功能的S P I 配置:S P I 总线由M Y K O N O S _s e t S p i S e t t i n g (m yk o n o s D e v i c e _t *d e v i c e)功能配置㊂在本设计中通过使用以下参数调用M Y K O N O S _s e t S p i S e t t i n gs 函数来为设备配置S P I 设置,各参数具体配置如下:MY K O N O S _s e t S p i S e t t i n g s (d e v i c e->s p i S e t t i n gs->f o u r -W i r e M o d e =1); //将S P I 用作四线接口MY K O N O S _s e t S p i S e t t i n g s (d e v i c e ->s p i S e t t i n g s ->M S B F i r s t =1);//在M S B 优先模式下选用S P IMY K O N O S _s e t S p i S e t t i n g s (d e v i c e ->s p i S e t t i n gs ->a u t o I n -c A d d r U p =0);//地址指针自动递减MY K O N O S _s e t S p i S e t t i n g s (d e v i c e ->s p i S e t t i n g s ->e n S pi S t -r e a m i n g=1);//启用S P I 流模式图6 A P I 软件架构图图7㊁图8分别显示了单寄存器写操作和单寄存器读操作的S P I 总线波形㊂在图8中,值0x 55写入寄存器0x 00A ㊂在图9中,读取寄存器0x 00A ,器件返回的值为0x 55㊂所有数据都在S C L K 信号的上升沿锁存㊂图7 S P I写操作时序图图8 S P I 读操作时序图3 实验验证与分析该系统实物图如图9所示,对系统进行d 单载波测试,确保能够正常工作并进行信号的采集㊂实验平台包括P C 机㊁高速数据采集平台主板㊁A D 9371子板㊁信号源㊂P C 机通过网线与数采平台连接,P C 接收并分析A D 9371收到来自信号源的单载波信号㊂实验步骤如下:①将系统上电启动,P C 与平台建立连接,平台的I P地址为192.168.10.10,将P C 机的本地I P 地址修改成与平台I P 地址同一个子网,即192.168.10.X ㊂②打开A D I I I O O s c i l l o s c o pe 软件,在H o s t n a m e 栏中填写平台的I P 地址192.168.10.10,出现如图10所示的界面,表示平台启动成功㊂图9高速数据采集系统实物图图10 系统平台启动成功③R X 1㊁R X 2接收测试:在软件A D I I I O O s c i l l o s c o pe 中设置A D 9371的接收本振为2500MH z,信号源单频设置为2530MH z ,如图11所示㊂图11 信号源输出设置通过I I O 软件可以分析出接收到的R X 1路的频谱,参数设置完后点运行按钮,即可得到R X 1路信号的频谱,信号频率为30MH z ,如图12所示㊂同样的方法对R X 2进行接收测试,设置A D 9371的接收本振为2500MH z,其他参数不变,信号源单频设置为2512MH z,同样的方图12 R X 1信号频谱法进行R X 2路信号的频谱分析,信号频率为12MH z㊂实验结果表明,高速数据采集平台硬件电路部分良好,两路接收均能正常工作,通过上位机可以改变本振进行收发,其他电路模块能够正常工作,不存在明显的设计问题㊂结 语本方案选择基于F P G A 内嵌A R M 架构的高速数据采集方法,首次将高集成型高速数据采集芯片A D 9371与Z y n q 7000平台结合应用于电磁监测环境系统中㊂引入软硬件协同设计的新型理念,以J E S D 204B 作为高速串行接口,实现了大动态频率范围300MH z ~6G H z 的数据采集,通过时钟配置采样率达到300M s ps 以上,且收发带宽均在100MH z ,数据传输速率最高可达6.14G H z,使高速数据采集变得更易实现,总体架构更加简洁,突出展现了A D 9371芯片和Z y n q 7000平台的优势,实现更容易,功耗更小,价格更低㊂该系统可进一步应用在软件无线电探测㊁雷达干扰收发功能等各个方面㊂参考文献[1]余新华.基于F P G A 的高速数据采集系统的设计[D ].荆州:长江大学,2016.[2]A b o l i A u d u m b a r K h e d k a r ,R H K h a d e .H i g h s pe e d F P G A b a s e d d a t a a c q u i s i t i o n s y s t e m [J ].M i c r o pr o c e s s o r s a n d M i c r -o s y s t e m s ,2016(49):8794.[3]S S u b r a m a n y a ,A D e b .D e s i g n o f a H i g h S p e e d D a t a A c qu i s i -t i o n S y s t e m f o r a T r a n s i e n t R o t o r D y n a m i c T e s t R i g [J ].E x p e r i m e n t a l T e c h n i q u e s ,2016,40(2):521529.[4]高俊岭,陈志飞,章佩佩.基于F P G A 的实时视频图像采集处理系统设计[J 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网络部署㊂Q o r -v o 的高度集成模块具有支持针对早期部署重新分配的5G 新频段所需的全部R F 前端(R F F E )功能,包括滤波㊁发射/接收开关㊁功率和低噪声放大功能,且有些情况下还包括天线开关功能㊂该产品组合采用Q o r v o 的G a A s 功率放大器和B AW 滤波器,这样使用经过验证的平均功率跟踪(A P T )技术的手机就能够满足5G 要求,包括2级功率(P C 2)下的100MH z 全带宽㊂全球领先的制造商已设计出了采用Q o r v o 技术的5G 手机和移动热点㊂Q o r v o 的移动5G 产品组合包括:QM 78203模块,该模块支持5G 频段(n 77㊁n 78和n 79)的全部宽度;QM 75041频段n 41模块;QM 77038中高频段模块㊂该产品组合还包括天线转换开关和低损耗开关,以满足复杂的5G 信号路由要求㊂Q o r v o 高性能R F 解决方案可简化设计㊁减少产品占用面积㊁节省电力㊁提高系统性能并加速载波聚合技术的部署㊂Q o r v o 结合系统级专业知识㊁广泛的制造规模以及业界最丰富的产品和技术组合,帮助领先制造商加快发布新一代L T E ㊁L T E A ㊁5G 和物联网产品㊂Q o r v o 的核心R F 解决方案树立了下一代连接性的标准,为互联世界的核心环节提供无与伦比的集成度和性能㊂。

基于FPGA和ARM的高速数据采集系统设计
杨磊;刘美枝;高海;党婵娟
【期刊名称】《山西大同大学学报（自然科学版）》
【年(卷),期】2017(033)006
【摘要】数据采集是完成信号分析、信息处理的必要前提.能够对高速数据精确采集、信号实时处理,在现场测控系统中起到至关重要的作用.文章介绍了采用FPGA 控制高精度高采样率的A/D电路对高频信号实时采集,以ARM处理器做为数据远程传输的控制器,通过DM9000实现高速数据网络传输,将数据存储在远程PC端.通过实验测试表明,该高速数据采集远程实时存储系统可以稳定的采集各类高频信号,能够广泛应用于多种现场测控系统,具有极大的应用价值.
【总页数】6页(P32-36,55)
【作者】杨磊;刘美枝;高海;党婵娟
【作者单位】山西大同大学物理与电子科学学院,山西大同037009;山西大同大学物理与电子科学学院,山西大同037009;山西大同大学物理与电子科学学院,山西大同037009;山西大同大学物理与电子科学学院,山西大同037009
【正文语种】中文
【中图分类】TH86
【相关文献】
1.基于ARM和FPGA的高速数据采集系统 [J], 朱建光;余红英;
2.基于Linux的FPGA+ARM高速数据采集系统设计 [J], 许思琦
3.基于ARM与FPGA的高速数据采集技术研究 [J], 高寰宇;
4.基于ARM+FPGA以太网高速数据采集平台测试系统设计分析 [J], 吴爱国
5.FPGA内嵌ARM架构的高速数据采集系统设计 [J], 李昱燃;杨军;任志国
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清华大学硕士毕业论文报告课程名称：嵌入式系统课程设计 专业班级：应用电子技术09201班学生姓名: 崔剑指导教师：袁里弛完成时间：2011年12月26日报告成绩：湖南文理学院电气与信息工程学院 目录第一章系统设计方案和主要器件选型.......1.1系统设计方案 ................................ 1.2 ADC 芯片选型 ............................... 1.3 DA 芯片选型 ................................. 1.4 FPGA 芯片选型 .............................. 1.5主控CPU 选型 ..............................第二章数据采集与触发电路设计 ..............2.1前端采集电路设计 .......................... 2.2触发电路与触发控制 ........................ 2.3 SDRAM 控制器设计 ..........................第三章各芯片间的数据传输与处理 ...........3.1采集卡各芯片速度等级的划分和数据流向 3.2 ARM 与 FPGA 通信 ........................... 3.3数据的模拟输出 .............................第四章设计总结 ................................. 参考文献 .........................................附录 2 .2 2 ..3 .3 4 .5 ..6....7 8..... 7 713 ....13 14 15附录3 ARM 读取显示程序 .............湖南文理学院电气与信息工程学院 第一章系统设计方案和主要器件选型1.1系统设计方案整个系统是由前端模拟通道、触发电路、FPGA 数据采集预处理、数据模拟输出 和ARM 数据处理显示五部分组成。

基于ARMFPGA的高速同步数据采集方案
大多数的勘探、观测工作都是在严苛的环境中进行的，对数据的准确性、实时性都有着较高的要求，并且大多情况下要求多参数同步测量。

北京恒颐针对勘探、测控等行业的特点，推出了基于ARM+FPGA的低功耗、高速率、高精度、多通道同步数据采集方案，可以通过监测者的要求完成多通道数据的同步采集并实现实时的网络传输。

◆应用场合
物探分析领域
天然气、石油等地下勘探领域
观测技术领域(地震波、频谱分析)
电力调度系统
◆系统架构
恒颐高速同步数据采集方案，功能特点如下：
1)通过系统接口直接与采集终端通讯，完成工业现场的多通道模拟量、开关量的数据采集与A/D转换，实现对数据采集终端的控制;
2)系统设有FIFO缓存模块，支持信号的长时间连续采集存储;
3)支持采集数据的移动存储，可对采集数据通过存储卡进行存取;
4)支持10/100M以太网或CDMA/GPRS无线网络，可以实现高效率的网络数据传输。

系统架构如图所示：
◆系统硬件设计
恒颐高速同步数据采集系统主要包括以下几个部分：ARM控制器、存。

基于FPGA的高速数据采集卡设计与实现随着科技的不断发展，电子信息技术的应用越来越广泛。

在现代制造业、通讯系统、医学影像等领域中，高速数据采集成为了一项不可或缺的工作。

因此，设计和实现一种高效、高精度的数据采集卡成为了当前电子信息技术研究的热点之一。

本文将介绍一种基于FPGA的高速数据采集卡的设计与实现。

一、高速数据采集卡基本结构高速数据采集卡通常由模数转换器（ADC）、时钟发生器、FPGA芯片、存储器、接口电路等组成。

其中，ADC负责将模拟信号转化为数字信号，时钟发生器负责为ADC提供时钟信号，FPGA芯片负责对数字信号进行处理和分析，存储器则用于存储处理后的数据，接口电路则是将数据输出到外部设备。

二、基于FPGA的高速数据采集卡设计1. ADC选择对于高速数据采集卡来说，ADC是其中最关键的组成部分之一。

ADC的选择与高速数据采集卡的性能有着密切的关系。

本设计采用了采样率为100MSPS的ADI公司的AD9265 ADC作为该高速数据采集卡的核心部件。

2. 时钟发生器时钟发生器为ADC提供高稳定性、高准确度的时钟信号，保证了ADC采集数据的稳定性和准确性。

本设计采用了凯瑞电子公司的CCHD-957时钟发生器，它可以提供高达100MHz的准确稳定时钟信号，从而保证了ADC的正常工作。

3. FPGA芯片在高速数据采集卡中，FPGA芯片是最核心的部分，它负责ADC采集到的原始数据进行处理和分析，并将其存储到存储器中。

本设计采用了Altera公司的Cyclone IV FPGA芯片，它具有高速、低功耗、灵活的特点，可以实现对高速数据的实时处理和分析。

4. 存储器存储器是高速数据采集卡中另一个非常关键的部分，它用于存储FPGA处理后的数据。

本设计采用了容量为1G的DDR3 SDRAM作为数据存储器，其存储速度快、容量大、价格适中、成本低。

5. 接口电路接口电路负责将高速数据采集卡中的数据输出到外部设备中。

一种基于ARM＋FPGA的高精度数据采集系统设计
 1、引言
 随着图像处理、工业控制、无线通信等领域的飞速发展，对数据采集系统的速度、精度等性能要求也越来越高。

这些要求都对数据采集系统的设计和实现提出了新的挑战。

目前数据采集系统的设计方案通常分为以下几类：
 1）以微处理器单一控制芯片和A／D转换器形式为主，该设计方案简单，在对性能要求不高的应用场合为了降低成本甚至可以采用集成A／D转换器的微处理器。

 2）采用通用计算机配置数据采集卡的方式，通常需要开发计算机端应用程序，可以完成复杂的计算，但不同的采集卡相应的驱动程序不同，如果需求改变需要更换采集卡时，相应的应用程序也需要重新开发。

因此，该设计方案通用性差，实时性不高。

 3）以ARM和FPGA或DSP和FPGA组合方式作为采集系统的核心，ARM处理器适合控制领域，DSP处理器适合信号处理领域，FPGA器件由于其自身特点，适合高速并行采集与处理领域，具有ARM或者DSP等处理器。

本科毕业设计说明书基于FPGA的高速数据采集卡的设计DESIGN OF HIGH-SPEED DATA ACQUISITION CARDBASED ON FPGA学院（部）：电气与信息工程学院专业班级：学生姓名：指导教师：年月日基于FPGA的高速数据采集卡的设计摘要论文还从宏观和微观两个方面来分析数据采集卡的各个组成部分。

从宏观上分析了采集系统中各个芯片间的数据流向、速度匹配和具体通信方式的选择等问题。

使用乒乓机制降低了数据处理的速度，来降低FPGA中的预处理难度，使FPGA 处理时序余量更加充裕。

在ARM与FPGA通信方式上使用DMA传输，大大提高了数据传输的速率，并解放了后端的ARM处理器。

设计从宏观上优化数据传输的效率，充分发挥器件的性能，并提出了一些改进系统性能的方案。

从微观实现上，数据是从前端数据调理电路进入AD转换器，再由FPGA采集AD转换器输出的数据，后经过数据的触发、成帧等预处理，预处理后的数据再传输给后端的ARM处理器，最后由ARM处理器送给LCD显示。

微观实现的过程中遇到了很多问题，主要是在AD数据的采集和采集数据的传输上。

在后期的系统调试中遇到了采集数据错位、ARM与FPGA通信效率低下，还有FPGA中预处理时序紧张等问题，通过硬件软件部分的修改，问题都得到一定程度的解决。

在整个数据采集卡的设计过程中还遇到高速PCB设计、硬件设计可靠性、设计冗余性和可扩展性等问题，这些都是硬件设计中的需要考虑和重视的问题，在论文的最后一章有详细论述。

关键词：高速数据采集,触发,高速PCB设计,高速ADCDESIGN OF HIGH-SPEED DATA ACQUISITION CARDBASED ON FPGAABSTRACTDate acquisition is the premise of measure, the foundation of analysis and the beginning of cognition. Most precise device is based on the date acquisition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster; therefore the requirements of data acquisition and processing are more severe than before.This paper analyzes the system from Macro-and micro respect. From the macro point of view it analyzes data flowing, speed matching and the selection of specific means of communication of acquisition system and so on. We adapt ping-pong mechanism to reduce the speed of analyzing data and pre-difficult of FPGA which lead to the ease of processing Timing Margin of FPGA. DMA transfer is used as communication between ARM and FPGA which improve data transmission rates, and liberate the back-end ARM processor. From the micro point of view, data enter into the A/D converter from the front-end conditioning circuitry, FPGA collecting data on the output of A/D converter and go through thepre-operation of triggering and framing of data. After these operations, data are transmitted to the back-end of the ARM processor and then display on the LCD. A lot of difficult exited in the successful operation in the micro respect which is mainly about A/D data collection and the of transmission data. All of these issues have been settled by the revising of hardware and software.KEYWORDS：High-speed Data Acquisition, Triggering, High-speed PCB High-speed, A/D converter1绪论1.1 引言数计算机技术在飞速发展，微机应用日益普及深入，微机在通信、自动化、工业自动控制、电子测量、信息管理和信息系统等方面得到广泛的应用。

基于ARM和FPGA的高速数据采集卡的设计与实现高速数据采集卡是一种用于实时采集高速数据的硬件设备，它可以将模拟信号转换为数字信号，并通过接口传输到计算机或其他设备进行处理。

在许多领域中，如仪器仪表、医学影像、通信等，高速数据采集卡被广泛应用。

在设计高速数据采集卡时，我们首先需要选择适合的处理器。

ARM处理器因其低功耗和高性能而成为了许多嵌入式系统的首选。

其架构简单、易于开发和应用，因此非常适合用于高速数据采集卡的设计。

同时，ARM处理器也提供了丰富的外设接口，可以方便地与其他模块进行通信和数据传输。

在数据采集过程中，我们需要将模拟信号转换为数字信号。

为此，我们可以使用FPGA芯片来实现高速的模数转换功能。

FPGA芯片具有高度可编程性和并行计算能力，可以根据需要进行灵活的配置和优化。

通过将FPGA芯片与ARM处理器进行连接，我们可以实现高速数据采集和实时处理的功能。

在实际设计中，我们可以使用一块FPGA开发板作为硬件平台。

这种开发板通常具有丰富的外设接口，并且可以方便地进行扩展和调试。

我们可以在开发板上搭建一个数据采集系统，包括模拟输入接口、ADC模块、FPGA芯片和ARM处理器。

通过适当的接口设计和数据传输协议，我们可以实现高速数据的采集和传输。

在软件开发方面，我们可以使用嵌入式操作系统来管理和控制系统。

由于ARM处理器具有丰富的外设接口和强大的计算能力，我们可以在嵌入式操作系统上开发相应的驱动程序和应用程序。

通过这些软件的配合，我们可以实现数据的采集、处理和存储等功能。

综上所述，基于ARM和FPGA的高速数据采集卡的设计与实现是一个复杂而有挑战性的任务。

通过合理的硬件设计和软件开发，我们可以实现高速数据的采集和实时处理，并且可以广泛应用于许多领域中。

随着科技的不断进步，高速数据采集卡将会发挥越来越重要的作用。

基于FPGA+ARM的高速图像数据采集板的设计【摘要】提出了基于FPGA+ARM的高速数据采集板的设计方法。

采用FPGA 完成高速数据采集，通过ARM对FPGA进行控制管理。

利用DMA技术实现了FPGA与ARM之间的数据采集接口设计方案，并实现了Linux操作系统下FPGA 设备的中断处理程序的开发。

并通过设计千兆以太网接口实现了图像数据的实时远程传输。

【关键词】ARM；FPGA；千兆以太网；嵌入式linux；中断1.概述随着图像处理技术的快速发展，图像采集处理系统在提高工业生产自动化程度中的应用越来越广泛。

本文结合实际系统中的前端图像处理和图像数据传输的需要，充分利用ARM的灵活性和FPGA的并行性的特点，设计了一种基于ARM+FPGA的高速图像数据采集传输系统。

所选用的ARM体系结构是32位嵌入式RISC微处理器结构，该微处理器拥有丰富的指令集且编程灵活；而FPGA 则在速度和并行运算方面有很大优势，适合图像处理的实时性要求；并且通过千兆以太网接口实现了采集板与上位机之间图像数据的高速远程传输。

2.硬件设计方案2.1 系统总体设计本设计采用的ARM芯片为三星公司的S3C2440A、FPGA芯片为Xilinx公司生产的Spartan系列的S3C500E芯片，系统组成还包括千兆以太网控制芯片AX88180、千兆PHY芯片88E1111、存储器、嵌入式Linux、网络驱动程序等（如图1所示）。

本设计的主控芯片S3C2440A是基于ARM920T核的16/32位RISC微处理器，采用了0.13um的CMOS标准宏单元和存储器单元，运行频率高达500MHz。

ARM920T 实现了MMU，AMBA BUS和Harvard高速缓冲体系结构构。

这一结构具有独立的16KB指令Cache和16KB数据Cache。

每个都是由具有8字长的行组成。

通过提供一套完整的通用系统外设，S3C2440A减少整体系统成本和无需配置额外的组件。

基于Linux的FPGA+ARM高速数据采集系统设计许思琦【期刊名称】《计算机测量与控制》【年(卷),期】2017(25)4【摘要】对于高速A/D的采集,采用I/O读取方式,ARM9最大能够采集500KSPS 的A/D,因此ARM不能实现对更高速度数据读取;为达到更高速,提出了FPGA+ ARM的双核架构的高速数据采集的方法,FPGA能够采集2MSPS的A/D,并采用ARM的DMA完成与FPGA的FIFO通信,以及使用Linux的内存映射技术来提高应用层与内核层数据传输效率,完成数据采集;该系统设计了FP-GA+ ARM接口电路,开发了Linux下的DMA驱动程序;经试验测试,系统具有高速采集的性能.%For high speed A/D acquisition,using the I/O,ARM9 maximum can collect A/D 500KSPS.So,ARM can't realize the higher speed data reading.To achieve faster,A high speed data acquisition method based on FPGA+ARM dual core architecture is proposed.FPGA can collect A/D 2MSPS.And the use of DMA ARM to complete the communication with FIFO ing the memory remmapping of Linux to improve the application layer and the core layer of data transmission efficiency,completing datacollection.Designing the FPGA+ARM interface circuit in thissystem.Developing of DMA device driver.After the test,the system has the performance of the high-speed sampling.【总页数】4页(P172-175)【作者】许思琦【作者单位】中国飞行试验研究院,西安710089【正文语种】中文【中图分类】TP332【相关文献】1.基于FPGA+ARM的管道漏磁检测数据采集系统设计 [J], 马义来;何仁洋;陈金忠;李春雨2.基于Linux平台的天气雷达高速数据采集系统设计 [J], 王江;何建新;李学华3.基于FPGA+ARM的多路光栅数据采集系统设计 [J], 张立;李少康;李高益4.基于FPGA+ARM的小目标高效探测声呐数据采集传输系统设计 [J], 荣致远5.基于FPGA+ARM的电离层斜向探测系统设计 [J], 李江华;杨国斌;张援农;姜春华;刘桐辛因版权原因，仅展示原文概要，查看原文内容请购买。

一种高速数据采集卡的设计与实现摘要：为了实现对武器系统模拟信号的采集和数据分析，根据PC／104总线的数据采集系统的设计思想，数据采集卡以A／D转换器、CPLD和FIFO相结合来实现信号的连续采集与数据传输的控制。

A／D转换器实现信号的采样保持和模数转换，CPLD实现数据采集和存储过程的控制。

实验结果表明，该数据采集卡操作简单、实时性强、性能稳定，可实现对被测信号高速连续的数据采集。

关键词：数据采集；复杂可编程逻辑器件；FIFO；时序控制；逻辑控制O 引言测试设备是武器系统中最主要的子系统之一，它的工作正常与否将直接影响到整个武器系统的作战性能。

在对武器系统进行测试的过程中，需要对一系列的电压、电流等模拟量信号进行快速、实时的数据采集和分析，检查这些模拟量的指标是否符合要求，可以对武器系统是否发生故障做出诊断，保证武器系统的正常工作。

根据现代战争对武器系统的作战需求，提高快速机动保障能力，研制出体积小、结构紧凑、便携式的测试设备就成为主要的目标。

本文设计了一种基于PC／104总线的高速数据采集系统，其目的在于替代示波器在武器系统测试中的作用。

常规采集方案主要有两种：(1)由单片机直接控制的采集方案，这是最简单最常用的控制方案。

由于每次采样都要有单片机的参与，需占用单片机的时间，影响其数据处理，而且对于多通道、多个A／D转换器的控制，因所需处理的信息更多，则更加不方便。

(2)由DMA控制的采集方案。

此方案硬件电路复杂，若与单片机配合使用，需要单片机具有总线挂起功能，否则还需要进行总线切换，影响数据的及时处理。

综合以上两种方案的优缺点，本数据采集卡自动采样硬件电路主要采用可编程逻辑器件CPLD和先进先出FIFO(First In First Out)技术设计而成，可以很好地实现高速数据采集。

1 数据采集卡总体方案设计数据采集卡是由信号调理电路、带采样保持器的A／D模数转换器、多路模拟开关、FIFO数据缓存、CPLD芯片及时钟电路等部分组成，具有高精度、高可靠性、高抗干扰能力等特点。

基于ARM和FPGA的高速高空数据采集系统的实现随着人们对高空的兴趣发展和研究需要，越来越多的科学实验被科研人员搬到了空中进行，气球探空和无人机实验是比较典型的方法。

这些科学实验往往需要在一定的实验条件到达时触发某特定实验现象，从而对发生时间非常短促且不具备可重复再现性的实验目标数据进行高速采集。

日前，笔者参与的项目中需要完成的任务是：通过无线通信实现对高空实验设备进行控制，对整个实验过程进行实时观察分析(其中的实验条件数据通过GPS 接收机，红外虚拟逻辑分析仪等设备实时采集)，待实验到达触发条件时，通过手动(或自动可选)的方法实施触发，再对触发后的实验目标数据进行采集并传回地面PC 进行后续的分析处理。

该项目采用ARM 和FPGA 分别作为主从处理器设计嵌入式采集系统，采用多通道A／D 并行采样实验目标数据，系统通过基于串口的无线数传模块与地面实时通信。

1 系统硬件设计系统的硬件结构原理图如图1 所示。

在该系统设计方案中，ARM 采用Samsung 公司基于ARM920T 的S3C2410，其主要技术指标如：支持32 b ARM 指令集和16 b Thumb 指令集；支持32 b 的高速AMBA 总线接口；带有MMU(内存管理单元)，可以进行Linux 操作系统的移植；MPU 支持实时操作系统；采用五级流水线和哈佛结构，独立的16 KB 指令Cache 和16 KB 数据Cache，具有更高的指令和数据处理能力；支持TFT 的LCD 控制器、NAND 闪存控制器、3 路UART、4 路带PWM的Timer、8 路10 位ADC、触摸屏接口、I2C 总线接口，以及2 个USB 主设备接口和1 个USB 从设备接口等丰富的外围设备和接口。

FPGA 采用AItera 公司StratixⅡ系列的EP2S15 器件，EP2S15 现场可编程门阵列系列速度快容量高，它采用1．2 V，90 nm 全铜层SRAM 工艺和创新的适应逻辑模块(ALM)结构，。