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七段数码管显示译码器

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可编程逻辑器件技术

项目设计报告

课题名称：七段数码管显示译码器 班级：13电子⑵班 姓名：许宋如 指导老师：龚兰芳

一、设计要求

1）用VHDL语言设计一个可以实现以下功能的程序：输入时思位二进制数,

输出时对应的十进制。

2）用四个开关代表四位二进制数，单个数码管显示对应的十进制数。

3）编完程序之后并在开发系统上进行硬件测试。

二、任务分析

用来驱动各种显示器件，从而将用二进制代码表示的数字，文字，符号翻译 成人们习惯的形式直观的显示出来的电路，称为显示译码器。

这种显示译码器用多种发光器件构成。例如半导体发光二极管，液晶灯。

以发光二极管的七段数码管显示译码器为例进行说明。

七段字形译码器的真值表: 设计原理图: 四、硬件要求

主芯片EPM240T100C5,4个开关，一个共阴七段数码管。

五、源程序

library ieee;

use ieee.stdjogic_1164-all;

entity yima is port( 3

l:out stdjogic_vector{5 downto 0);

dO/dl,d2/d3:in std_logic;

a,b,c,d,ej,g:out stdjogic end yima;

architecture behav of yima is signal m:stdjogic_vector(3 downto 0);

signal seg7:stdjogic_vector{6 downto 0);

begin m<=d3&d2&dl&d0;

with m select seg <=*^0111irwhen "0000"，

“0000110"when “0001"， “lOllOlFwhen "0010", “lOOinrwhen "OOH",

“llOOHtTwhen "0100笃 “n01101"when "0101"， “nni01"when "0110笃

“OOOOHl"when "OlH"，

“niini"when TOOO",

“nOOlirwhen TOOl",

^^lllOlirwhen TOlO", “OinOOl"when TOH", “OinOOl"when TlOO".

“lOlUBTwhen TlOl"，

“nn001"when "UlO",

“niOOOl"when Tin",

“OOOOOOO"when others;

g<=seg7{6);

f<=seg7(5);

e<=seg7(4);

d<=seg7(3);

c<=seg7(2); 4

b<=seg7{l);

a<=seg7(0);

end behav;

七、现象描述

在硬件上测试，现象结果是，当被分配的引脚的四个拨码开关打到相应位置 的二进制对应的七段显示器数码管上显示出相应的字形，例如：当拨码开关 对应的二进制为1000的是字形&

八、总结

通过这次课题实验，熟悉了各程序模块的编写特点，主要是进程语句模块, 和结构体以及实体模块的程序编写。相较之前现在可以比较熟练的使用这几 个模块。对硬件的认识也比较清晰，在分配引脚时可以比较灵活应用，不用 都照搬书里内容。

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74LS47译码器原理

74LS47译码器原理

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’. 译码器原理（74LS47）

译码器的逻辑功能是将每个输入的二进制代码译成对应的输出的高、低电平信号。常用的译码器电路有二进制译码器、二--十进制译码器和显示译码器。译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2.1列出了74LS47的真值表，表示出了它与数码管之间的关系。

表2.1 74LS47真值表

LT RBI BI/ RBO D C B A a b c d e f g 说明

0 X 1 X X X X 0 0 0 0 0 0 0 试灯

X X 0 X X X X 1 1 1 1 1 1 1 熄灭

1 0 0 0 0 0 0 1 1 1 1 1 1 1 灭零

1 1 1 0 0 0 0 0 0 0 0 0 0 1 0

1 X 1 0 0 0 1 1 0 0 1 1 1 1 1

1 X 1 0 0 1 0 0 0 1 0 0 1 0 2

1 X 1 0 0 1 1 0 0 0 0 1 1 0 3

1 X 1 0 1 0 0 1 0 0 1 1 0 0 4

1 X 1 0 1 0 1 0 1 0 0 1 0 0 5

1 X 1 0 1 1 0 1 1 0 0 0 0 0 6

1 X 1 0 1 1 1 0 0 0 1 1 1 1 7

1 X 1 1 0 0 0 0 0 0 0 0 0 0 8

1 X 1 1 0 0 1 0 0 0 1 1 0 0 9

74LS47是BCD-7段数码管译码器/驱动器， 74LS47的功能用于将BCD码转化成数码块中的数字,通过它解码， 可以直接把数字转换为数码管的显示数字。

74LS47为低电平作用。管脚图如2.3图所示。 ..

计数译码显示电路实验注意事项

计数译码显示电路实验注意事项

计数译码显示电路实验注意事项

计数译码显示电路实验是电子电路实验中比较基础的实验之一，它主要用于将数字信号转化为相应的七段数码管显示。以下是该实验的注意事项：

1. 实验仪器的准备：实验需要用到计数器、译码器、七段数码管、电源等仪器。在进行实验前，需要检查这些仪器是否正常工作，并准备好适合的电源。

2. 调试电路时需要注意安全：实验时需要通过电源将电流传输到电路中，因此需要注意安全。在对电路进行调试时，需要保证电路与电源之间的连接正确，以避免电路短路或其他安全问题。

3. 熟悉七段数码管的使用方法：在进行实验时，需要熟悉七段数码管的使用方法。七段数码管通常由七个LED组成，可以显示0-9的数字和一些字母。不同的数码管可能具有不同的引脚数和连接方式，因此需要在实验前仔细研究数码管的使用说明书。

4. 熟悉计数器和译码器的工作原理：计数器和译码器是实现计数译码显示功能的关键部件。在进行实验前，需要熟悉计数器和译码器的工作原理，以确保实验的正确性和可靠性。

5. 测量电路输出信号：在实验过程中，需要测量电路输出信号，以确保电路工作正常。可以使用示波器或数字万用表等仪器进行信号测量。

6. 记录实验数据和结果：在实验过程中，需要记录实验数据和结果，以便后续分析和总结。可以使用笔记本、实验报告或电脑等工具进行记录。

7. 小心处理电路元件：在进行实验时，需要小心处理电路元件，避免损坏它们。在更换电路元件时，需要将电源关闭，并等待电容器释放电荷后再进行操作。

以上是计数译码显示电路实验的注意事项，希望能为您提供帮助。

cd4511的工作原理

cd4511的工作原理

cd4511的工作原理

CD4511是一种BCD到七段数码管译码器。它可以将4位二进制代码（BCD码）转换为七段数码管的控制信号。以下是CD4511的工作原理：

1. 输入接口：CD4511具有4个BCD输入引脚（A，B，C和D），用于接收4位的二进制代码。这些引脚可以接收高电平（1）或低电平（0）信号。

2. BCD码转换：根据输入的BCD码，CD4511内部的逻辑电路将其转换为相应的七段数码管控制信号。根据输入的二进制代码，逻辑电路将相应的片段（a，b，c，d，e，f和g）设置为高电平（1）或低电平（0）。每个片段控制数码管的相应段显示。

3. 数码管驱动：CD4511提供四个片段输出引脚（a，b，c和d），用于连接到四个共阳极的七段数码管。除了片段输出引脚，CD4511还提供了一个使能引脚（LE）和一个时钟引脚（LT）。通过使能引脚，可以控制显示的开启和关闭。通过时钟引脚，可以时序地控制数据的转移。

4. 数据显示：根据CD4511转换的控制信号，七段数码管的相应段会被点亮。例如，如果输入的BCD码为“1001”，CD4511将逻辑电路设置为点亮数码管的第一、第四和第九个片段，从而显示数字“9”。

总结起来，CD4511通过将输入的BCD码转换为七段数码管的控制信号，实现了从二进制代码到数字显示的转换。它可以用于各种应用，如计数器、时钟、测量仪器和数字显示系统。

七段LED数码管显示译码器设计

七段LED数码管显示译码器设计

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity seven_seg is

port

(

clk,en : in std_logic;

lock : in std_logic_vector(1 downto 0);

din : in std_logic_vector(3 downto 0);

dig : out std_logic_vector(2 downto 0);

seg : out std_logic_vector(7 downto 0)

);

end seven_seg;

architecture rt1 of seven_seg is

signal scan:std_logic_vector(2 downto 0);

signal data_r:std_logic_vector(3 downto 0);

signal seg_r:std_logic_vector(7 downto 0);

signal d_r:std_logic_vector(15 downto 0);

begin

dig <= scan;

seg <= seg_r;

a:PROCESS(clk)

BEGIN

IF (clk'event and clk = '1') THEN

IF(scan = "011") THEN

scan <= "000";

ELSE

scan <= scan + 1;

END IF;

END IF;

END PROCESS;

b:process(en)

begin

IF (en'event and en = '1') THEN

case lock is

when "00" => d_r(3 downto 0) <= din(3 downto 0);