CH6 输入输出和中断技术

– 4.中断优先权判别电路
• 确定是否向CPU发出中断请求，中断响应时确定ISR 的哪位应置位及把相应中断的类型码放到数据总线 上
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8259A的内部结构
– 5. 读/写控制电路
• 用于控制对8259A的读、写操作。
– 6. 数据总线缓冲器
• 双向8位3态缓冲器，由它构成8259A与CPU之间的数据接口。
6.5 8259A可编程中断控制器
– 8259A的功能 – 8259A的内部结构和引脚 – 8259A的工作过程（含时序） – 8259A的工作方式 – 8259A的编程（命令字） – 8259A的应用
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8259A的功能
中断申请
8088 CPU
IF
INTR
中断申请 管理接口
INT
一中断正被处理时，只有更高优先级的事件可以打 断当前的中断处理过程而被服务。
• 特殊全嵌套方式
一中断正被处理时，允许同级或更高优先级的事件 可以打断当前的中断处理过程而被服务。
注: 特殊全嵌套仅用于多个8259A级连时的8259A，而 不能用于从属8259A或单8259A系统。
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一般全嵌套方式与特殊全嵌套方式的区别
默认优先级
优先级可编程改变
IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0
IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0
76543210
优先级 3 2 1 0 7 6 5 4
最低级
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最高级
最高级 最低级
– 固定优先级下的中断嵌套 在中断处理过程中允许被更高优先级的事件所中 断称为中断嵌套。8259A有两种中断嵌套方式： • 普通全嵌套方式（默认方式）

5.3 中断技术
5．3．1 中断的定义及必要性 5．3．2 中断源 5．3．3 中断的分类 5．3．4 中断系统的功能 5．3．5 中断处理过程
5.4 MCS-51的中断系统
5．4．1 MCS-51的中断源和中断标志 5．4．2 MCS-51对中断请求的控制 5．4．3 MCS-51对中断的响应和撤除 5．4．4 MCS-51中断系统的初始化及应用
DMA过程： 优点：速度快 缺点：硬件复杂，成本增加
外设向DMAC发DMA申请 DMAC向CPU发BUSRQ CPU发BUSAK响应 DMAC发存储器地址和读写信号 DMA控制结束，恢复CPU对总线控制
接口
BUS
① DMAC
②
CPU ③
DMA过程
存储器
外设
存储器
CPU
口地址
外设准备好，置入状态信号 Q=1
CPU读数据口时清掉状态信号
5．2．2 查询式传送方式
（又称条件传送——异步传送）
CPU查询外设状态信息(Ready,Busy)，条件 满足时，进行数据传送
程序简单 高速CPU查询低速外设 浪费CPU时间，效率低 输入接口原理图 输出接口原理图 程序流程图
条件传送方式程序举例
Test:mov DPTR,#PORTS
movx A,DPTR Ready=1
anl A,#80H
Busy=0
jz Test ；(jnz Test)
输入接口状态
mov DPTR,#PORTD movx A,DPTR ;输入 (movx DPTR,A；输出)
D7 (A) 0/1
准备好？ NO
MCS-51就是具有可屏蔽中断功能的一类CPU。

中断服务程序入口：
IE0
IT0 IE1 IT1 IS
0003H~000AH
000BH~0012H 0013H~001AH 001BH~0022H 0023H~002AH
在中断服务程序的最后，须放一条指令 RETI，该指令 清“ 0 ”响应时所置的优先级触发器（ RET 没有此操作） ，然后返回。
举例：
接口电路究竟起什么作用？ 或者说它的任务是什么？
接口电路的任务： ●对数据提供缓冲（时间和电器性能上）： 设置数据的寄存、缓冲逻辑， ●信息格式相容性变换： 如串并行的转换；电平转换、数／模或模／数转换等； ●协调时序差异：提供“准备好”“空”“满”等状态信号 ●提供地址译码或设备选择信号： ●提供中断和DMA控制逻辑及管理：
二、CPU与外设间的接口信号 1、数据（Data） 数字、模拟、开关 2、状态（Status）） 输入时：“准备好”（Ready） 输 出 时 ： “ 空 ” （ Empty）、“ 忙 ”(Busy) 3、控制（Control） 外设的启动、停止、读、写
6．2 CPU与外设数据传送方式
有直接、查询、中断、
(3) TF0、TF1（Timer overflow interrupt flag)定时器溢出中断标志
当定时器/计数器最高位进位时，置“1”TFi表示正在向CPU申 请中断，CPU响应中断后，自动清“0” TFi。
二、中断控制
1、IE（Interrupt Enable）中断允许寄存器：控制中断是开放还是 屏蔽的。
2、IP（Interrupt priority） 中断优先权控制寄存器（B8H）
（1）PS：串行口中断优先级控制位
（2）PT0、PT1：定时器/计数器中断优先级控制位

教材p238
P238图
27
四、锁存器接口
通常由D触发器构成； 特点：
具有对数据的锁存能力； 不具备对数据的控制能力
28
常用锁存器芯片
74LS273
8D触发器，不具备数据的控制能力
P240图
74LS373
含三态的8D触发器，具有对数据的控制能力。 既可以做输入接口，也可以做输出接口。
速度匹配(Buffer) 信号的驱动能力(电平转换器、驱动器) 信号形式和电平的匹配(A/D、D/A) 信息格式(字节流、块、数据包、帧) 时序匹配(定时关系) 总线隔离(三态门)
5
接口的功能
数据的缓冲与暂存 信号电平与类型的转换 增加信号的驱动能力 对外设进行监测、控制与管理，中断处理
内存：
1MB
端口：
64K个
编址方式：
与内存统一编址 独立编址
10
端口与内存的统一编址
特点：
指令及控制信号统一； 内存地址资源减少
00000H
F0000H FFFFFH
内存 地址 960KB
I/O地址 64KB
11
端口的独立编址
特点：
内存地址资源充分利用 能够应用于端口的指令
Rx8
a b c d e f g D+5V K0～K3 P
符号 ’0’ ’1’ ’2’ ’3’ ’4’ ’5’ ’6’ ’7’
形状
7段码 .gfedcba
00111111 00000110
01011011 01001111 01100110 01101101 01111101 00000111
符号 ’8’ ’9’ ’A’
6
二、I/O端口
数据端口 端口 状态端口