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第六章 时序逻辑电路

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第六章时序逻辑电路作业题解

第六章时序逻辑电路作业题解
26
4
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1
1
1
0
0
0
Q3 n
Q2 n
Q1 n
Q3n+1
Q2n+1
Q1n+1
J3
K3
J2
K2
J1
K1
0
0
0
0
1
0
0
Φ
1
Φ
0
Φ
0
1
0
0
1
1
0
Φ Φ
Φ Φ
0
1 Φ Φ
Φ
0
1
1
1
0
1
1 Φ
1 Φ
0
1
0
1
1
1
0
0
1
1
1
1
0
1
0
0
Φ Φ
0
Φ
1 Φ
0
Φ Φ
1
0
0
0
0
0
1
0
0
偏 离 态
0
0
1
0
0
0
0 Φ
Φ
0 Φ
Φ
该电路具有自启动性。
图 6.3.1 题 6.6 的状态转移图
22
6.5 八位并行→串行转换
启动 启 动
&
&
在下图基础上增加芯片2 的Q2输出线到与非门，另 外在串行输出端增加两个 DFF和一个或门及与门
0
0
0
0
0
0
0
串输 行出 串行输出
M0
1 CR CP
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3 M0 CR CP D SR 1

第6章-时序逻辑电路

第6章-时序逻辑电路

6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。

解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。

6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。

解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。

解：按图题6.1.3列出的状态表如表题解6.1.3所示。

6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。

解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。

如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。

解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。

6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。

设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。

解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。

6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。

17第十七讲——第六章 时序逻辑电路的分析与设计4

17第十七讲——第六章 时序逻辑电路的分析与设计4

S3
S4 S5 S6 S7
S4 /0
S5 /1 S5 /1 S7 /1 S6 /1
Sn＋1 Z
S
S1 S2 S3 S4 S5 S6
X
0
S2 /0 S5 /1 S4 /0 S5 /1 S5 /1 S7 /1
1
S3 /0
化简后的状态图为：
Sn＋1 Z
S3 /0
S1 /0 S1 /0
S X
S1 S2
0
S2 /0 S2 /1
0 S S1 S2 / 1 S2 S2 / 1 S3 S3 / 1
Y X
A B C D E
X
1 S2 / 0 S3 / 0 S2 / 1
0 C /1 C /1 B/1 D/1 D/1
1 B/0 E /0 E /0 B/1 B/1
S ( t 1) / Z
Y( t 1) / Z
例2：化简图示原始状态表
后继状态等效
0/0
S1
1/1 1/0 0/0
0/0
S2 1/1 1/0 0/0
S3 0/1
1/1 1/1
S4 0/1
0/0
S5
S6 1/0
S1,S2 1/1 0/1 0/0
次态循环
S3,S4 1/1
S5,S6
在原始状态表中判断状态的等效
X Y
A B C D E
3）后继状态等效，等效。此例 中B和C是否等效，要看E和 Y( t 1) / Z D是不是等效，因为E和D等 效，所以B和C等效。 根据等效的传递性可知，A和B等效，B和C等效，则A和C等效 等效对： (A, B) (B, C) (A, C) (D, E)
次态交错
输入/输出 1/0 S1 S2 1/0 S1,S2

第06章时序逻辑电路习题解

第06章时序逻辑电路习题解
第6章 时序逻辑电路习题
课件主编：徐 梁
习题解
第1题
第8题
第15题
数
字
第2题
第9题
第16题
电
第3题
第10题
第17题
子 技
第4题
第11题
第18题
时序电路分析 时序电路设计 计数器分析设计
术
第5题
第12题
基 础
第6题
第13题
序列信号发生器 VHDL设计
第7题
第14题
★★
A组★ B组★
[题6.1]分析图P 6.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程， 画出电路的状态转换图和时序图。
图A 6.4
[题6.5]试分析图P 6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程， 画出电路的状态转换图。A为输入逻辑变量。
解：首先从电路图写出它的驱动方程 D1=AQ2' D2=A(Q1'Q2')'=A(Q1+Q2) 将上式代入D触发器的特性方程后得到电路的状态方程 Q1*=AQ2' Q2*=A(Q1+Q2) 电路的输出方程为 Y=AQ1'Q2 根据状态方程和输出方程画出的状态转换图如图A 6.5所示。
[题6.2]分析图P6.2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画 出电路的状态转换图，并说明该电路能否自启动。
解：由给定的电路图写出驱动方程为 D1=Q3' D2=Q1 D3=Q1Q2 将驱动方程代入D触发器的特性方程Q*=D，得到电路的状态方程 Q1*=Q3' Q2*=Q1 Q3*=Q1Q2 电路的输出方程为 Y=(Q1'Q3)'=Q1+Q3' 电路的状态转换图如图A 6.2所示，电路能够自启动。

第6章_时序逻辑电路

第6章_时序逻辑电路

数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。

答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。

答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。

答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。

答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。

答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。

答案. 237.(331)计数器的模表示计数器的（）计数长度。

答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。

答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。

答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。

（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。

答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。

答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。

答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。

答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。

图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。

数字电路第6章(1时序逻辑电路分析方法)

数字电路第6章(1时序逻辑电路分析方法)

数字电路第6章(1时序逻辑电路分析方法)1、第六章时序规律电路本章主要内容6.1概述6.2时序规律电路的分析方法6.3若干常用的时序规律电路6.4时序规律电路的设计方法6.5时序规律电路中的竞争-冒险现象1.时序规律电路的特点2.时序规律电路的分类3.时序规律电路的功能描述方法§6.1概述一、时序规律电路的特点1、功能：任一时刻的输出不仅取决于该时刻的输入；还与电路原来的状态有关。

例:串行加法器:两个多位数从低位到高位逐位相加一、时序规律电路的特点2.电路结构①包含存储电路和组合电路，且存储电路必不行少；②存储电路的输出状态必需反馈到组合电路输入端，与输入变量共同确定组合规律的输出。

yi:输出信号xi:输2、入信号qi:存储电路的状态zi:存储电路的输入可以用三个方程组来描述：Z=G(X,Q)二、时序电路的分类1.依据存储电路中触发器的动作特点不同时序电路存储电路里全部触发器有一个统一的时钟源;触发器状态改变与时钟脉冲同步.同步：异步：没有统一的时钟脉冲，电路中要更新状态的触发器的翻转有先有后，是异步进行的。

二、时序电路的分类2.依据输出信号的特点不同时序电路输出信号不仅取决于存储电路的状态，而且还取决于输入变量。

Y=F(X,Q)米利(Mealy)型：穆尔(Moore)型：输出状态仅取决于存储电路的状态。

犹如步计数器Y=F(Q)三、时序规律电路的功能描述方法描述方法3、规律方程式状态转换表状态转换图时序图三、时序规律电路的功能描述方法(1)规律方程式：写出时序电路的输出方程、驱动方程和状态方程。

输出方程反映电路输出Y与输入X和状态Q之间关系表达式；驱动方程反映存储电路的输入Z与电路输入X和状态Q之间的关系状态方程反映时序电路次态Qn+1与驱动函数Z和现态Qn之间的关系三、时序规律电路的功能描述方法(2)状态〔转换〕表：反映输出Z、次态Qn+1和输入X、现态Qn间对应取值关系的表格。

(3)状态〔转换〕图：(4)时序图：反映时序规律电路状态转换规律及相应输入、输出取值关系的有向图形。

第六章 时序逻辑电路的常用功能器件

2013-11-03
当前PDF文件使用【皓天PDF打印机】试用版创建
电气工程学院 苏士美
ÿÿ
11
同步二进制计数器
可见： u最低位，每输入一个CP，状态改变一次。 u高位触发器只有在所有低位触发器状态全为1时，在下一个CP到来 时， 状态才改变一次。
状态表：
三位为例
Ø每输入一个脉冲，递减计数。 Ø低位的状态由0→1时，相邻高位的状态改变一次。 其它同加计数，分频器。最小脉冲周期Tmin=ntpd
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ÿÿÿÿÿ
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9
异步二进制计数器
（3）总结：
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駿ÿÿÿ
19
非二进制计数器
状态方程：
Q0n +1 = Q0n Q1n +1 = Q0n Q3n Q1n + Q0nQ1n
n +1 n Q2 = Q0n Q1n ⊕ Q2 n n n n Q3n +1 = Q2 Q1 Q0 Q3 + Q0nQ3n
n+1
Q0 1 1 1 1 1 0 1 0
n+1
001 000 010 011 101 111 110
100
可见：电路为模5，五进制同步可自启动计数器。 有效状态数5个，3个无效状态。
2013-11-03
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电气工程学院 苏士美
ÿÿÿÿ
※最低位每输入一个脉冲CP，状态改变一次。 ※高位只有在所有低位状态全为“0”时，在下一个CP到来时，状态改变一次。 其它类同加计数。 状态图：Q3Q2Q1Q0→ 0000→1111→1110→1101→1100→……→0001→0000

《数字电子技术》康华光习题解答第6章时序逻辑电路

第六章时序逻辑电路（选择、判断共30题）一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。

A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。

2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。

A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。

A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。

A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。

A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。

A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。

A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。

A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。

A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。

A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。

A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

A.10μSB.80μSC.100μSD.800m s 14.若用J K 触发器来实现特性方程为，则J K 端的方程为 。

AB Q A Q n 1n +=+A.J =A B ，K = B.J =A B ，K = C.J =，K =A B D.J =，K =A B B A +B A B A +B A 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。

第六章 时序逻辑电路(一)

• 在存数指令的作用下，将输入信号的数码DI存入到D触发器中。 • 寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能， 电路结构和工作原理都比较简单。
一个多位的数码寄存器，可以看作是多个触发器的并行使用。
4位数码寄存器
Q1
D1 D D2 D
Q2
D3 D
Q3
D4 D
Q4
CP
在CP的上升沿，将输入并行四位数码D1 D2 D3 D4存入到4级D触发器中。
6.2
时序逻辑电路的分析
例1：分析下图所示的时序电路。
&
1J C1 1
Q1 Q1
& 1J C1 2 1K
Q2 Q2
& 1J C1 3 1K
Q3 Q3
&
Z
CP
&
1K
解： 题意分析 ☆ 本电路三级触发器有统一时钟CP，是同步时序电路， 时钟方程可以不写。 ☆ 三级JK触发器是在CP下降沿动作。 ☆ 电路输入信号CP，次态和输出只取决于存储器的初态， 属于摩尔型时序电路。
西安邮电学院“校级优秀课程”
数字电路与逻辑设计
第六章 时序逻辑电路
第六章
目的与要求：
时序逻辑电路
1.掌握时序逻辑电路的定义、特点 2.掌握时序逻辑电路的分析方法 3.掌握时序逻辑电路的设计方法 重点与难点： 1.中、小规模时序逻辑电路的分析
2.中、小规模时序逻辑电路的设计
第六章
时序逻辑电路
6.1时序电路概述
6.3 寄存器、移位寄存器
作用：寄存器是数字系统中用来存储代码或数据的逻辑部件 功能：保存数码－接收、寄存、清除；读出数码 实现：主体是触发器且以D触发器居多 一个触发器只能存储1位二进制代码，存储n位二进制 代码的寄存器需要用 n 个触发器组成，所以寄存器实际上 是若干触发器的集合。

第六章 时序逻辑电路计数器


EP ET
CLK Q0 Q1 Q2
C LD LD R D RD Q3
（b）功能表
图6.3.9 4注：74161和74LS161只是内部电路结构有些区别。74LS163 也是4位二进制加法计数器，但清零方式是同步清零
01
01
0
6.3.2 计数器
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Ti Qi 1Qi 2 ...Q0 T0 1
T 触发器
1.定义： 凡在时钟信号作用下，具有表5.6.3所示功能的触 发器称为T 触发器 表5.6.3
在数字电路中，凡在 CP 时钟脉冲 控制下，根据输入信号T取值的不 同，具有保持和翻转功能的电路 ，即当 T=0 时能保持状态不变 ， T=1 时一定翻转的电路，都称为 T 触发器。 2.特性方程： 由特性表可得
(a)逻辑图形符号 （b）功能表 图6.3.12 同步十六进制可逆计数器74LS193的图形符号及功能表
6.3.2 计数器
2. 同步十进制计数器：
①加法计数器 基本原理：在四位二 进制计数器基础上修 改，当计到1001时， 则下一个CLK电路状 态回到0000。
T1 Q0 Q0Q3
6.3.2 计数器
K1 ＆ T3 J Q3 6 7 8 9 10 11 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 3 2 1 0 9 0 0 0 1 0
C K1
6.3.2 计数器
其逻辑电路如图6.3.15所示
驱动方程：
T0 1 (Q3 Q2 Q1 ) T1 Q0 Q0 (Q1 Q2 Q3 ) T2 Q1 Q1 Q0 T3 Q2
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