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计算机组成原理实验（接线、实验步骤）实验⼀运算器[实验⽬的]1.掌握算术逻辑运算加、减、乘、与的⼯作原理；2.熟悉简单运算器的数据传送通路；3.验证实验台运算器的8位加、减、与、直通功能；4.验证实验台4位乘4位功能。
[接线]功能开关：DB=0 DZ=0 DP=1 IR/DBUS=DBUS接线：LRW：GND（接地）IAR-BUS# 、M1、M2、RS-BUS#：接+5V控制开关：K0：SW-BUS# K1：ALU-BUSK2：S0 K3：S1 K4：S2K5：LDDR1 K6：LDDR2[实验步骤]⼀、(81)H与(82)H运算1.K0=0：SW开关与数据总线接通K1=0：ALU输出与数据总线断开2.开电源，按CLR#复位3.置数（81）H：在SW7—SW0输⼊10000001→LDDR2=1，LDDR1=0→按QD：数据送DR2置数（82）H：在SW7—SW0输⼊10000010→LDDR2=0，LDDR1=1→按QD：数据送DR1 4.K0=1：SW开关与数据总线断开K1=1：ALU输出与数据总线接通5. S2S1S0=010：运算器做加法（观察结果在显⽰灯的显⽰与进位结果C的显⽰）6.改变S2S1S0的值，对同⼀组数做不同的运算，观察显⽰灯的结果。
⼆、乘法、减法、直通等运算1.K0K1=002.按CLR#复位3.分别给DR1和DR2置数4.K0K1=115. S2S1S0取不同的值，执⾏不同的运算[思考]M1、M2控制信号的作⽤是什么？运算器运算类型选择表选择操作S2 S1 S00 0 0 A&B0 0 1 A&A(直通)0 1 0 A+B0 1 1 A-B1 0 0 A(低位)ΧB(低位)完成以下表格ALU-BUS SW-BUS# 存储器内容S2S1S0 DBUS C输⼊时：计算时：DR1：01100011DR2：10110100（与）DR1：10110100DR2：01100011（直通）DR1：01100011DR2：01100011（加）DR1：01001100DR2：10110011（减）DR1：11111111DR2：11111111（乘）实验⼆双端⼝存储器[实验⽬的]1.了解双端⼝存储器的读写；2.了解双端⼝存储器的读写并⾏读写及产⽣冲突的情况。
山西大学计算机与信息技术学院实验报告为了实现对于MEM 和外设的读写操作，还需要一个读写控制逻辑，使得CPU 能控制MEM 的读写，实验中的读写控制逻辑如图 4-2 所示，由于 T3 的参与，可以保证写脉宽与 T3 时序单元的TS3 给出（时序单元的介绍见附录2）。
IOM 用来选择是对I/O 设备还是对 MEM 作，IOM=1 时对 I/O 设备进行读写操作，IOM=0 时对 MEM 进行读写操作。
RD=1 时为读，④将R0 寄存器中的数用LED 数码管显示。
先将WR、RD、IOM 分别置为1、0、1，对OUT 单元进行写操作；再将K7 置为0，打开R0 寄存器的输出；K6 置为 0，关闭 R0 寄存器的输入；LDAR 置为 0，不将数据总线的数打入地址寄存器。
连续四次点击图形界面上的“单节拍运行”按扭，观察图形界面，在T3时刻完成对OUT 单元的写入操作。
三、实验总结：1、存储器和输入、输出设备最终是要挂接到外部总线上，因此需要外部总线提供数据信号以及控制信号。
2、外部总线和CPU 内总线之间通过三态门连接，同时实现了内外总线的分离和对于数据流向的控制。
而地址总线可以为外部设备提供地址信号和片选信号。
3.为了实现对于MEM 和外设的读写操作，还需要一个读写控制逻辑，使得CPU 能控制MEM和 I/O读写4、WR=0，RD=1，IOM=0时 E0 灭，表示存储器读功能信号有效。
WR=1，RD=0，IOM=0）连续按动开关ST，当指示灯显示为 T3 时刻时，E1 灭，表示存储器写功能信号有效。
WR=0，RD=1，IOM=1时，E2 灭，表示I/O 读功能信号有效。
WR=1，RD=0，IOM=1）时，观察扩展单元数据指示灯，指示灯显示为T3 时刻时，E3 灭，表示功能信号有效。
总线数据传输实验报告通信六班 2009【实验目的简述】通过实验使学生了解数据在计算机中是怎样传输的，熟悉总线的概念、寄存器之间数据交换的方法、三态缓冲器等，进一步掌握Quartus 软件的使用，为下一步实验打下良好基础。
【实验电路图】电路图如下：这次的实验图中涉及到了一些新器件，如74244三态缓冲器、芯片74374、AND2，还有一个bidir，这是一个输入\输出引脚，与input、output同属于pin。
开始做实验的时候就是没注意到，用input代替的bidir，导致实验结果出不来。
【实验原理（总结概述）】总线是指一组进行互连和传输信息（指令、数据和地址）的信号线。
其基本特征是不允许挂在总线上的部件同时有一个以上的部件向总线发出信息；但是，允许挂在总线上的多个部件同时从总线上接收信息。
因此，为保证传输信息的正确性、唯一性，输出到总线上的部件须通过“总线电路”向总线发信息。
本次试验中，共有三个寄存器（R3、R2、R1）用于存储和接收数据，还有两个缓冲器，其中一个用于向总线输送数据，另一个连接R3和总线，用于显示R3中的数据。
【实验步骤及波型说明】新建工程-建立Block Diagram File-按照电路图连好电路-保存、编译-建立Vector Waveform File-插入引脚-设置波形-保存、仿真。
仿真后的波形如下：下面对波形进行详细说明：K是输入到总线的数据；SW_BUS、R3_BUS、R2_BUS、R1_BUS均是低电平有效，LDDR[1]、LDDR[2]、LDDR[3]均是高电平有效。
当SW_BUS有效时，数据（K）由缓冲器写入总线，无效时，数据无法写入总线，输出为高阻态；当R3_BUS有效时，寄存器R3把数据写入总线，LDDR[3]有效时，寄存器R3从总线中读入数据并储存起来，R2、R1也是同样的道理。
简单地说，向总线写入数据，必须SW_BUS有效；R3从总线上读数据，必须LDDR[3]有效（R2、R1同理）；R3向总线写入数据时，必须R3_BUS有效（R2、R1同理）。
《计算机组成原理》实验报告实验名称：总线传输数据实验班级：
学号：姓名：
4、通用寄存器部件（
6、实验流程：即把数据从输入电路总线，通过总线送通用寄存器部件的R0，再由
通过总线送算术逻辑部件的移位寄存器，经移位寄存器右移或者左移后通过总线送通用寄存器的R1，最后把数据送到输出电路显示。
比较输入数据与输出数据，
数据在总线中传送的规律。
四、实验结果记录
连线准备（记录进行实验结果记录前的连线）
、连接实验一（输入/输出实验）的全部连线。
、按实验逻辑原理图连接寄存器单元的B-R0，B-R1正脉冲信号到控制单元。
实验三：总线基本实验报告组员：组号：21组时间：周二5、6节【实验目的】理解总线的概念及其特性.掌握总线传输和控制特性【实验设备】–TDN-CM+或TDN-CM++数学实验系统一台.–【实验原理】总线传输实验框图所示,它将几种不同的设备挂至总线上,有存储器、输入设备、输出设备、寄存器。
这些设备都需要有三态输出控制，按照传输要求恰当有序地控制它们，就可实现总线信息传输。
总线基本实验要求如下：根据挂在总线上的几个基本部件，设计一个简单的流程：⏹寄存器、存储器和I/O部件挂接到总线⏹各部件由三态门信号控制⏹数据主要流程：输入→寄存器→存储器→输出LED指示【实验步骤】（一）完成书上要求的操作：将一个数存储到R0寄存器中，然后LED显示（1）连接实验线路（下页图1）（2）关闭所有三态门（SW-B=1，CS=1，R0-B=1，LED-B=1），关联的信号置为LDAR=0，LDR0=0，W/R=1。
（3）SW-B=0，INPUT置数，拨动LDR0控制信号做0 → 1→ 0动作，产生一个上升沿将数据打入到R0中；SW-B=0，INPUT置数，拨动LDAR控制信号做0 → 1→ 0动作，产生一个上升沿将数据打入到AR中；SW-B=1，R0-B=0，W/R(RAM)=0，CS=0，将R0中的数写入到存储器中；关闭R0寄存器输出，使存储器处于读状态CS=1，R0-B=1；W/R(RAM)=1，CS=0，LED-B=0，拨动LED的W/R控制信号做1→0→1动作产生一个上升沿将数据打入到LED中。
附：实验电路路线连接图1(二)存放三个数46、63、69到R0，R1，R2,分别存放在#11，#12，#13中在LED 显示，另外由于需要借线，连线R1-B---S2,R2-B---S1,LDR1---M,LDR2---Cn，连接线路如下图三所示。
（1）关闭所有三态门（SW-B=1，CS=1，R0-B=1，R1-B=1，R2-B=1，LED-B=1），关联的信号置为LDAR=0，LDR0=0，LDR1=0，LDR2=0，W/R=1。
数据通路组成实验一、实验目的（１）将双端口通用寄存器组和双端口存储器模块联机；（２）进一步熟悉计算机的数据通路；（３）掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法；（４）锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。
二、实验电路图９．１４示出了数据通路实验电路图，它是将前面进行的双端口存储器实验模块和一个双端口通用寄存器组模块连接在一起形成的，存储器的指令端口不参与本次实验，通用寄存器组连接运算器模块，本实验涉及其中的操作数寄存器ＤＲ２。
由于ＲＡＭ是三态门输出，因而可以将ＲＡＭ连接到数据总线ＢＵＳ上。
此外，ＢＵＳ上还连接着双端口通用寄存器组。
这样，写入ＲＡＭ的数据可由通用寄存器提供，而从ＲＡＭ读出的数据也可送到通用寄存器保存。
ＲＡＭ和ＤＲ２在前面的实验中使用过。
对于通用寄存器组ＲＦ，它由一个在系统可编程（In System Programable）芯片ｉｓｐＬＳＩ１０１６固化了通用寄存器组的功能而成，其功能与双端口寄存器组ＭＣ１４５８０相类似，内含四个８位的通用寄存器，带有一个输入端口和两个输出端口，从而可以同时写入一路数据，读出两路数据。
输入端口取名为ＷＲ端口，连接一个８位的缓冲寄存器ＥＲ（已集成在ｉｓｐＬＳＩ１０１６芯片中），输出端口取名为ＲＳ端口、ＲＤ端口，分别连接运算器模块的两个操作数寄存器ＤＲ１、ＤＲ２，其中，连接ＤＲ１的ＲＳ端口还可通过一个８位的三态门ＲＳＯ直接向ＢＵＳ输出。
双端口通用寄存器组模块的控制信号中，ＲＳ１、ＲＳ０用于选择从ＲＳ端口读出的通用寄存器，ＲＤ１、ＲＤ０用于选择从ＲＤ端口读出的通用寄存器，上述选择信号在Ｔ１脉冲的上升沿到来时生效。
而ＷＲ１、ＷＲ０则用于选择从ＷＲ端口写入的通用寄存器。
ＷＲＤ是写入控制信号，ＷＲＤ＝１时，在Ｔ２上升沿的时刻，从ＥＲ写入数据；ＷＲＤ＝０时，ＥＲ中的数据不写入通用寄存器中。
ＬＤＥＲ信号控制ＥＲ从ＢＵＳ写入数据，ＲＳ－ＢＵＳ信号则控制ＲＳ端口到ＢＵＳ的输出三态门。
实验3通用寄存器实验一、实验目的1.熟悉通用寄存器的数据通路。
2.掌握通用寄存器的构成和运用。
二、实验要求在掌握了AX、BX运算寄存器的读写操作后，继续完成CX、DX通用寄存器的数据写入与读出。
三、实验原理实验中所用的通用寄存器数据通路如下图所示。
由四片8位字长的74LS574组成CX（R1 R0）、DX（R3 R2）通用寄存器组。
图中X2 X1 X0定义输出选通使能，SI、XP控制位为源选通选择。
RXW为寄存器数据写入使能，OP、DI为目的寄存器选择。
DRCK信号为寄存器写脉冲，下降沿有效。
准双向I/O输入输出端口用于置数操作，经2片74LS245三态门与数据总线相连。
图2-3-3通用寄存器数据通路四、实验内容五、实验过程 & 实验结果1.寄存器组写操作(1)(2)寄存器组的字写入通过“I/O单元”把CX的地址00打入IR，然后向CX写入2211h，操作步骤如下：按【单拍】按钮通过“I/O单元”把DX的地址02打入IR，然后向DX写入4433h，操作步按【单拍】按钮(3)寄存器组的字节写入通过“I/O单元”把CX的地址00打入IR，然后向CL写入55h，操作步骤按【单拍】按钮按【单拍】按钮K21 K16 K2=000 K21 K6 K2=111在IR保持为“XX00”的条件下，可省略打地址环节，按下流程向CH写入AAh2.寄存器读操作(1)(2)寄存器组字读(3)寄存器组字节读CH。
K7=1K10~K6=00101准双向I/O口实验一、实验目的熟悉与了解准双向I/O口的构成原理。
二、实验要求掌握准双向I/O口的输入／输出特性的运用。
三、实验原理Dais-CMX16+向用户提供的是按准双向原理设计的十六位输入/输出I/O口，当该位为“1”时才能用作输入源，上电或复位（手动态按【返回】键），该十六位I/O口被置位（即为“0FFFFh”）。
通常情况下，在用作输入的时候就不能再有输出定义。
电路结构如图2-3-4所示。
计算机组成原理数据通路实验报告计算机组成原理实验报告计算机组成原理实验报告实验一基本运算器实验一、实验目的1. 了解运算器的组成结构2. 掌握运算器的工作原理3. 深刻理解运算器的控制信号二、实验设备PC机一台、TD-CMA实验系统一套三、实验原理1. (思考题)运算器的组成包括算数逻辑运算单元ALU（Arithmetic and Logic Unit）、浮点运算单元FPU（Floating Point Unit）、通用寄存器组、专用寄存器组。
①算术逻辑运算单元ALU （Arithmetic and Logic Unit）ALU主要完成对二进制数据的定点算术运算（加减乘除）、逻辑运算（与或非异或）以及移位操作。
在某些CPU中还有专门用于处理移位操作的移位器。
通常ALU由两个输入端和一个输出端。
整数单元有时也称为IEU（IntegerExecution Unit）。
我们通常所说的“CPU 是XX位的”就是指ALU所能处理的数据的位数。
②浮点运算单元FPU（Floating Point Unit）FPU主要负责浮点运算和高精度整数运算。
有些FPU还具有向量运算的功能，另外一些则有专门的向量处理单元。
③通用寄存器组通用寄存器组是一组最快的存储器，用来保存参加运算的操作数和中间结果。
④专用寄存器专用寄存器通常是一些状态寄存器，不能通过程序改变，由CPU自己控制，表明某种状态。
而运算器内部有三个独立运算部件，分别为算术、逻辑和移位运算部件，逻辑运算部件由逻辑门构成，而后面又有专门的算术运算部件设计实验。
下图为运算器内部原理构造图2. 运算器的控制信号实验箱中所有单元的T1、T2、T3、T4都连接至控制总线单元的T1、T2、T3、T4，CLR都连接至CON单元的CLR按钮。
T4由时序单元的TS4提供（脉冲信号），其余控制信号均由CON单元的二进制数据开关模拟给出。
控制信号中除T4为脉冲信号外，其余均为电平信号，其中ALU_B为低有效，其余为高有效。
南通大学计算机科学与技术学院计算机组成原理实验报告书实验名简单数据通路的组成与故障分析实验班级 _________________________________姓名 ___________________________________ 指导教师 _______________________________ 日期_____________________________目录一、实验目的 (1)二、实验用器件和仪表 (1)三、实验内容 (1)四、实验电路 (1)五、电路原理图 (2)六、实验过程及数据记录 (3)七、实验心得体会 (5)实验4简单数据通路的组成与故障分析实验一、实验目的(1)将运算器模块与存储器模块进行连接；(2)进一步熟悉计算机的数据通路；(3)炼分析问题与解决问题的能力，学会在出现故障的情况下，独立分析故障现象并排除故障。
二、实验用器件和仪表软件平台：Quartus n硬件平台：WIN10三、实验内容1. 排除实验电路中的故障，正确连线。
2. 给ROM勺02H单元和09H单元分别置入初始数据12H和19H,把3伯写入RAM勺8伯单元，然后完成以下运算：(02H) + ( 81H) ---------- ( 81H)(81H) - (09H) ---- ► ( 81H)验证运算结果和存储器单元的内容是否正确。
四、实验电路设计一实验电路图，把前面进行的运算器实验模块与存储器实验模块两部分电路连接在一起。
RAM 和ROM勺输出应能送至寄存器DR1和DR2作为运算器的输入，而运算器的结果应既可以送入R0暂存，又可以送入RAM的指定单元。
整个电路总线结构的形式自行设计。
参考电路原理图见下页DBUS[7..O]输入IN[7..O]五、电路原理图六、实验过程及数据记录1.给ROM勺02H单元和09H单元分别置入初始数据12H和19耳Addr*0 | +1+2叫+5&+7'0pa00120000DO00-a0019g00CQ0000001600CO00OG0G GO GO w240D OC0000CO OQ0000呢凹00OU QD00QQ000040GQ QC Q000CQ OQ Q0Q0-4600000000CG00Ofr56的00DO00CO0-0DO00阴0Q0000QO CO DO000072ao oc QO0000GO00QO30000000DO co4D DO003£000500do0-0DO00-96ua000000co0000［104aa ao oa00ca Q0Q00G■112do00oa000040000GP12Q0000-的do0-0DO no-2.把31H写入RAM勺81H单元，然后完成以下运算:(02H) + ( 81H)——7(81H).. ..;. ..•. . a . .• . VT1% ：.,... ....|迂~］亡士才三I盼冒丸］g：x^g…p=E4二・fit(81H) - (09H) -(81H)先是对81H 单元进行存储；再取02H 单元的数据，寄存到 DR1中； 再取81H 单元的数据，寄存到 DR2中； 进行 数据相加，并寄存到 R0中；将R0中的数据存到81H 单元中，并验证。
实验三 数据通路(总线)实验 一 、实验目的 （1）将双端口通用寄存器堆和双端口存储器模块联机； （2）进一步熟悉计算机的数据通路； （3）掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法； （4）锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。
二、实验电路 图8示出了数据通路实验电路图，它是将双端口存储器实验模块和一个双端口通用寄存器堆模块（RF）连接在一起形成的。双端口存储器的指令端口不参与本次实验。通用寄存器堆连接运算器模块，本实验涉及其中的操作数寄存器DR2。 由于双端口存储器RAM是三态输出，因而可以将它直接连接到数据总线DBUS上。此外，DBUS上还连接着双端口通用寄存器堆。这样，写入存储器的数据可由通用寄存器提供，而从存储器RAM读出的数据也可送到通用寄存器堆保存。 双端口存储器RAM已在存储器原理实验中做过介绍，DR2运算器实验中使用过。通用寄存器堆RF（U32）由一个ISP1016实现，功能上与两个4位的MC14580并联构成的寄存器堆类似。RF内含四个8位的通用寄存器R0、RI、R2、R3，带有一个写入端口和两个输出端口，从而可以同时写入一路数据，读出两路数据。写入端口取名为WR端口，连接一个8位的暂存寄存器（U14）ER，这是一个74HC374。输出端口取名为RS端口（B端口）、RD端口（A端口），连接运算器模块的两个操作数寄存器DR1、DR2。RS端口（B端口）的数据输出还可通过一个8位的三态门RS0（U15）直接向DBUS输出。 双端口通用寄存器堆模块的控制信号中，RS1、RS0用于选择从RS端口（B端口）读出的通用寄存器，RD1、RD0用于选择从RD端口（A端口）读出的通用寄存器。而WR1、WR0则用于选择从WR端口写入的通用寄存器。WRD是写入控制信号，当WRD=1时，在T2上升沿的时刻，将暂存寄存器ER中的数据写入通用寄存器堆中由WR1、WR0选中的寄存器；当WRD=0时，ER中的数据不写入通用寄存器中。LDER信号控制ER从DBUS写入数据，当LDER=1时，在T4的上升沿，DBUS上的数据写入ER。RS_BUS#信号则控制RS端口到DBUS的输出三态门，是一个低电平有效信号。以上控制信号各自连接一个二进制开关K0—Kl5。 图8(a) 数据通路总体图 图8(b) 数据通路实验电路图 三、实验设备 （1）TEC-4计算机组成原理实验仪一台 （2）双踪示波器一台 （3）直流万用表一只 （4）逻辑测试笔一支
四、实验任务 （1）将实验电路与控制台的有关信号进行线路连接，方法同前面的实验。 （2）用8位数据开关向RF中的四个通用寄存器分别置入以下数据:R0=0FH，R1=F0H，R2=55H，R3=AAH。 给R0置入0FH的步骤是:先用8位数码开关SW0—SW7将0FH置入ER，并且选择WR1=0、WR0=0、WRD=1，再将ER的数据置入RF。给其他通用寄存器置入数据的步骤与此类似。 （3）分别将R0至R3中的数据同时读入到DR2寄存器中和DBUS上，观察其数据是否是存入R0至R3中的数据，并记录数据。其中DBUS上的数据可直接用指示灯显示，DR2中的数据可通过运算器ALU，用直通方式将其送往DBUS。 （4）用8位数码开关SW0—SW7向AR1送入一个地址0FH，然后将R0中的0FH写入双端口RAM。 用同样的方法，依次将R1至R3中的数据写入RAM中的F0H，55H，AAH单元。 （5）分别将RAM中AAH单元的数据写入R0，55H单元的数据写入R1，F0H单元写入R2，0FH单元写入R3。然后将R3，R2，R1，R0中的数据读出到DBUS上，通过指示灯验证读出的数据是否正确，并记录数据。 （6）进行RF并行输入输出试验。 1．选择RS端口（B端口）对应R0，RD端口（A端口）对应R1，WR端口对应R2，并使WRD=l，观察并行输入输出的结果。选择RS端口对应R2，验证刚才的写入是否生效。记录数据。 2．保持RS端口（B端口）和WR端口同时对应R2，WRD=1，而ER中置入新的数据，观察并行输入输出的结果，RS端口输出的是旧的还是新的数据? （7）在数据传送过程中，发现了什么故障? 如何克服的?
五、实验步骤与实验结果 （1）接线 IAR_BUS#接VCC，禁止中断地址寄存器IAR向数据总线DBUS送数据。CER接GND，禁止存储器右端口工作。AR1_INC接GND，禁止AR1加1。S2接GND，S1接GND，S0接VCC，使运算器ALU处于直通方式。M2接GND，使DR2选择寄存器堆RF作为数据来源。置DP = 1，DZ = 0，DB = 0，使实验系统开机后处于单拍状态。 K0接SW_BUS#，K1接RS_BUS#，K2接ALU_BUS，K3接CEL#，K4接LRW，K5接LDAR1，K6接LDDR2，K7接LDER，K8接RS0，K9接RS1，K10接RD0，K11接RD1，K12接WR0，K13接WR1，K14接WRD。 合上电源。按CLR#按钮，使实验系统处于初始状态。
（2）向RF中的四个通用寄存器分别置入数据 令K1（RS_BUS#）= 1， K2（ALU_BUS）= 0，K3（CEL#）= 1，K4（LRW）= 1，K5（LDAR1）= 0，K6（LDDR2）= 0，K8（RS0）= 0，K9（RS1）= 0，K10（RD0）= 0，K11（RD1）= 0，K12（WR0）= 0，K13（WR1）= 0，K14（WRD）= 0。 令K0（SW_BUS#）= 0，K7（LDER）= 1。置SW7—SW0为0FH，按一次QD按钮，将0FH写入暂存寄存器ER。令K7（LDER）= 0，K14（WRD）= 1，K12（WR0）= 0，K13（WR1）= 0，按一次QD按钮，将0FH（在ER中）写入R0寄存器。 令K0（SW_BUS#）= 0，K7（LDER）= 1。置SW7—SW0为F0H，按一次QD按钮，将F0H写入暂存寄存器ER。令K7（LDER）= 0，K14（WRD）= 1，K12（WR0）= 1，K13（WR1）= 0，按一次QD按钮，将F0H（在ER中）写入R1寄存器。 令K0（SW_BUS#）= 0，K7（LDER）= 1。置SW7—SW0为55H，按一次QD按钮，将55H写入暂存寄存器ER。令K7（LDER）= 0，K14（WRD）= 1，K12（WR0）= 0，K13（WR1）= 1，按一次QD按钮，将55H（在ER中）写入R2寄存器。 令K0（SW_BUS#）= 0，K7（LDER）= 1。置SW7—SW0为AAH，按一次QD按钮，将AAH写入暂存寄存器ER。令K7（LDER）= 0，K14（WRD）= 1，K12（WR0）= 1，K13（WR1）= 1，按一次QD按钮，将AAH（在ER中）写入R3寄存器。
（3）分别将R0至R3中的数据同时读入到DR2寄存器中和DBUS上，观察其数据是否是存入R0至R3中的数据。 1．令K0（SW_BUS#）= 1，K2（ALU_BUS）= 0，K3（CEL#）= 1，K4（LRW）= 1，K5（LDAR1）= 0，K6（LDDR2）= 0，K7（LDER）= 0，K10（RD0）= 0，K11（RD1）= 0，K12（WR0）= 0，K13（WR1）= 0，K14（WRD）= 0。 将开关IR/DBUS至于DBUS位置。令K1（RS_BUS#）= 0，使寄存器堆中的数据送DBUS总线。令K8（RS0）= 0，K9（RS1）= 0，R0中的数据通过B端口送DBUS ，数据指示灯应显示0FH。令K8（RS0）= 1，K9（RS1）= 0，R1中的数据通过B端口送DBUS，数据指示灯应显示F0H。令K8（RS0）= 0，K9（RS1）= 1，R2中的数据通过B端口送DBUS，数据指示灯应显示55H。令K8（RS0）= 1，K9（RS1）= 1，R3中的数据通过B端口送DBUS，数据指示灯应显示AAH。
2．令K0（SW_BUS#）= 1，K1（RS_BUS#）= 1， K3（CEL#）= 1，K4（LRW）= 1，K5（LDAR1）= 0，K7（LDER）= 0，K8（RS0）= 0，K9（RS1）= 0，K12（WR0）= 0，K13（WR1）= 0，K14（WRD）= 0。 将开关IR/DBUS至于DBUS位置。令K2（ALU_BUS）= 1，使运算器ALU的运算结果送DBUS总线。由于S2接GND，S1接GND，S0接VCC，ALU做直通运算，因此DBUS数据指示灯显示的是DR2寄存器的值。令K10（RD0）= 0，K11（RD1）= 0，K6（LDDR2）= 1，按一次QD按钮，R0中的数据通过A端口送入DR2，DBUS数据指示灯应显示0FH。令K10（RD0）= 1，K11（RD1）= 0，K6（LDDR2）= 1，按一次QD按钮，R1中的数据通过A端口送入DR2，DBUS数据指示灯应显示F0H。令K6（LDDR2）= 1，K10（RD0）= 0，K11（RD1）= 1，按一次QD按钮，R2中的数据通过A端口送入DR2，DBUS数据指示灯应显示55H。令K10（RD0）= 1，K11（RD1）= 1，K6（LDDR2）= 1，按一次QD按钮，R3中的数据通过A端口送入DR2，DBUS数据指示灯应显示AAH。
（4）将R0、R1、R2、R3中的数据依次送入存储器0FH、F0H、55H、AAH单元。 令K2（ALU_BUS）= 0，K5（LDAR1）= 0，K6（LDDR2）= 0，K7（LDER）= 0，K10（RD0）= 0，K11（RD1）= 0，K12（WR0）= 0，K13（WR1）= 0，K14（WRD）= 0。 置AR1/AR2开关到AR1位置。令K1（RS_BUS#）= 1，K0（SW_BUS#）= 0，K5（LDAR1）= 1，K3（CEL#）= 1，置SW7—SW0为0FH，按一次QD按钮，将AR1置为0FH，地址指示灯应显示0FH。令K0（SW_BUS#）= 1，K1（RS_BUS#）= 0，禁止数据开关SW7—SW0送DBUS，允许寄存器堆送数据总线DBUS。令K5（LDAR1）= 0，K8（RS0）= 0，K9（RS1）= 0，K3（CEL#）= 0，K4（LRW）= 0，按一次QD按钮，将R0中的数据写入存储器0FH单元。 置AR1/AR2开关到AR1位置。令K1（RS_BUS#）= 1，K0（SW_BUS#）= 0，K5（LDAR1）= 1，K3（CEL#）= 1，置SW7—SW0为F0H，按一次QD按钮，将AR1置为F0H，地址指示灯应显示F0H。
