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PCI总线接口定义图

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PCI总线接口定义图

为32位总线，且可扩展为64位，有124个脚（实际上去掉4个定位卡有120引脚），AD线有32条，工作频率为33MHZ/66MHZ，最大传输速率133MB/S。总线宽度32位(5V) 64位 3.3V。

ＰＣＩ总线（３２位）底视图

名称 信号名称 信号名称

Pin Side A1 R Side A2 R Side B1 R Side B2 R

1 TRST# 352 +12V 535 -12V ∞ TCK 0

2 TMS ∞ TD1 350 Ground 0 TDO ∞

3 +5V 352 INTA# 526 +5V 351 +5V 350

4 INTC# 528 +5V 350 INTB# 526 INTD # 526

5 Reserved 543 +5V 351 PRSNT1 # ∞ Reserved ∞

6 Reserved ∞ Ground 0 PRSNT2 # ∞ Ground 0

7 Ground 0 Reserved ∞ Ground 0 Reserved ∞

8 Reset# 477 +5V 351 Ground 0 CLK 734

9 GNT# 500 Ground 0 Ground 0 REQ # 473

10 Reserved 1955 AD(30) 477 +5V 350 AD(31) 477

11 +3.3V ∞ AD(28) 477 AD(29) 477 Ground 0

12 AD(26) 477 Ground 0 AD(27 477 AD(25) 477

13 AD(24) 476 IDSEL 593 +3.3V ∞ C/BE #(3) 486

14 +3.3V ∞ AD(22) 477 AD(23) 477 Ground 0

15 AD(20) 477 Ground 0 AD(21) 477 AD(19) 477

16 AD(18) 460AD(16) 477 +3.3V ∞ AD(17) 477

17 +3.3V ∞ FRAME# 477 C/BE #(2) 484 Ground 0

18 Ground 0 TRDY

# 477 ITRDY # 477 TRDY # ∞

19 Ground 0 STOP # 477 DEVSEL # 484 Ground 0

20 +3.3V ∞ SDONE 1669 LOCK # 497 PERR # 1666

21 SBO # 1667 Ground 0 +3.3V ∞ SERR # 472

22 PAR 476 AD(15) 477 +3.3V ∞ C/BE #(1) 485

23 +3.3V ∞ AD(13) 477 AD(14) 477 Ground 0

24 AD(11) 477 Ground 0 AD(12) 477 AD(10) 477

25 AD(09) 477 定位卡 Ground 0 定位卡

26 定位卡 C/BE #(0) 485 定位卡 AD(08) 477

27 +3.3V ∞ AD(06) 477 AD(07) 477 +3.3V ∞

28 AD(04) 477 Ground 0 AD(O5) 477 AD(03) 477

29 AD(02) 477 AD(00) 477 Ground 0 AD(01) 477

30 +5V 350 REQ 64# 1880 +5V 350 ACK 64# ∞

31 +5V 351 +5V 352 +5V 350 +5V 350

注：１、“＃”表低电平有效。２、Reserved为保留线。３、Ground为地。４、ＡＤ线为数据地址复合线。

Pin +5V +3.3V Universal Description

A1 TRST Test Logic Reset

A2 +12V +12 VDC

A3 TMS Test Mde Select

A4 TDI Test Data Input

A5 +5V +5 VDC

A6 INTA Interrupt A

A7 INTC Interrupt C

A8 +5V +5 VDC

A9 RESV01 Reserved VDC

A10 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A11 RESV03 Reserved VDC

A12 GND03 (OPEN) (OPEN) Ground or Open (Key)

A13 GND05 (OPEN) (OPEN) Ground or Open (Key)

A14 RESV05 Reserved VDC

A15 RESET Reset

A16 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A17 GNT Grant PCI use

A18 GND08 Ground

A19 RESV06 Reserved VDC

A20 AD30 Address/Data 30

A21 +3.3V01 +3.3 VDC

A22 AD28 Address/Data 28

A23 AD26 Address/Data 26

A24 GND10 Ground

A25 AD24 Address/Data 24

A26 IDSEL Initialization Device Select

A27 +3.3V03 +3.3 VDC

A28 AD22 Address/Data 22

A29 AD20 Address/Data 20

A30 GND12 Ground

A31 AD18 Address/Data 18

A32 AD16 Address/Data 16

A33 +3.3V05 +3.3 VDC

A34 FRAME Address or Data phase

A35 GND14 Ground

A36 TRDY Target Ready

A37 GND15 Ground A38 STOP Stop Transfer Cycle

A39 +3.3V07 +3.3 VDC

A40 SDONE Snoop Done

A41 SBO Snoop Backoff

A42 GND17 Ground

A43 PAR Parity

A44 AD15 Address/Data 15

A45 +3.3V10 +3.3 VDC

A46 AD13 Address/Data 13

A47 AD11 Address/Data 11

A48 GND19 Ground

A49 AD9 Address/Data 9

A52 C/BE0 Command, Byte Enable 0

A53 +3.3V11 +3.3 VDC

A54 AD6 Address/Data 6

A55 AD4 Address/Data 4

A56 GND21 Ground

A57 AD2 Address/Data 2

A58 AD0 Address/Data 0

A59 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A60 REQ64 Request 64 bit ???

A61 VCC11 +5 VDC

A62 VCC13 +5 VDC

A63 GND Ground

A64 C/BE[7]# Command, Byte Enable 7

A65 C/BE[5]# Command, Byte Enable 5

A66 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A67 PAR64 Parity 64 ???

A68 AD62 Address/Data 62

A69 GND Ground

A70 AD60 Address/Data 60

A71 AD58 Address/Data 58

A72 GND Ground

A73 AD56 Address/Data 56

A74 AD54 Address/Data 54

A75 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A76 AD52 Address/Data 52

A77 AD50 Address/Data 50 A78 GND Ground

A79 AD48 Address/Data 48

A80 AD46 Address/Data 46

A81 GND Ground

A82 AD44 Address/Data 44

A83 AD42 Address/Data 42

A84 +5V +3.3V Signal Rail +V I/O (+5 V or +3.3 V)

A85 AD40 Address/Data 40

A86 AD38 Address/Data 38

A87 GND Ground

A88 AD36 Address/Data 36

A89 AD34 Address/Data 34

A90 GND Ground

A91 AD32 Address/Data 32

A92 RES Reserved

A93 GND Ground

A94 RES Reserved

B1 -12V -12 VDC

B2 TCK Test Clock

B3 GND Ground

B4 TDO Test Data Output

B5 +5V +5 VDC

B6 +5V +5 VDC

B7 INTB Interrupt B

B8 INTD Interrupt D

合集下载

PCI-E X1总线插槽

PCI-E X1总线插槽

PCI—E X1总线插槽电路及测试点

一；PCI—E X1插槽结构。

PCI—E X1是PCI Express X1的简称，PCI—E是最新的，由Inter公司提出的总线和接口标准，目前可用的设备不多，有电视卡，声卡，网卡等。PCI—E X1的数据带宽最高可以达到512MB/s。

PCI—E X1总线插槽针脚功能

针脚 A1 A2 A3 A4 A5 A6 A7

信号线定义 PRSNT1# 12V 12V GND JTAG2 JTAG3 JTAG4

针脚 B1 B2 B3 B4 B5 B6 B7

信号线定义 12V 12V RSVD GND SMCLK SMDAT GND

针脚 A8 A9 A10 A11 A12 A13 A14

信号线定义 JTAG5 3.3V 3.3V PWRGD GND REFCLK+ REFCLK-

针脚 B8 B9 B10 B11 B12 B13 B14

信号线定义 3.3V JTAG1 3.3VAUX WAKE# RSVD GND HSOP0

针脚 A15 A16 A17 A18

信号线定义 GND HSIP0 HSIN0 GND

针脚 B15 B16 B17 B18

信号线定义 HSON0 GND PRSNT2# GND

二；PCI—E X1总线插槽测试点。

1；PCI—E X1插槽各针脚功能。

（1）；PRSNT1#和PRSNT2#：热拔插存在检查。

（2）；JTAG1……JTAG5：测试针脚。

（3）；REFCLK+和REFCLK-：时钟信号针脚。

（4）；PWRGD：复位信号针脚（开机瞬间有高电平，工作平常时为低电平）。

（5）；HSIP0：接收差分信号对（到北桥芯片）。

（6）；HSIN0：接收差分信号对（连接北桥芯片）。

（7）；HSOP0：发送差分信号对。

（8）；HSON0：发送差分信号对。

（9）；RSVD：RSVDB3是12V供电，其他为空脚。

PCI-Express总线基础知识

PCI-Express总线基础知识

PCIe总线的基础知识

与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有

多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe

总线使用的层次结构与网络协议栈较为类似。

4.1.1 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接

收逻辑)，其结构如图4‑1所示。

由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根

信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也

被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。

一个PCIe链路可以由多个Lane组成。

高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC

耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，

其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。

此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号

D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，

将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。

[实践]PCI时序图

[实践]PCI时序图

1)PCI LOCAL BUS SPEC V2.2

主讲人:关永聪

2)内容简介

3)Chapter 1 introduction

1.1PCI总线概述.

PCI全称peripheral component interconnect special interest group,简称PCISIG.

标准的PCI系统架构

4)1.2 PCI 总线的特性及优点

1.高性能:33M时钟,32位数据总线,数据传输率可达132M/S.

2.线性突发传输.PCI总线支持线性突发传输,可确保总线不断满载数据.

3.极少的存取延迟,可大副减低外设取得总线控制权的时间.

4.采用总线主控和同步操作.

5.不受处理器的限制.

6.适合各种机型.

7.预留了发展空间.

5)Chapter 2 signal definition

对于只作为目标的设备,PCI需要至少47条信号线;若只作为主设备,则需49条信号线.

6)2.1信号类型定义

IN:输入,是一标准的只作输入的信号.

OUT:输出,是一标准的输出驱动信号.

T/S:表示一双向的三态输入输出信号.

S/T/S:表示一持续的低电平有效的三态信号.

O/D:表示漏极开路,允许多个设备以线或的型式共同驱动和分享.

S/T/S:表示一持续的低电平有效的三态信号.

O/D:表示漏极开路,允许多个设备以线或的型式共同驱动和分享.

7)2.2 信号引脚定义

2.2.1系统引脚

CLOCK(IN):PCI的信号,除RST,INTA#,INTB#,INTC#,INTD#外,都在CLOCK的 上升沿有效或采样.

RESET#(IN):用来使PCI专用的特性寄存器和序列发生器相关的信号恢复规定 的初始状态.

2.2.2地址与数据引脚

AD[31::00](T/S):是地址数据多路复用的输入输出信号.在FRAME#有效时 ,为地址期;在

IRDY#.TRDY#同时有效时是数据期.

pcie接口介绍

pcie接口介绍

pcie接⼝介绍

注：以下内容主要参考《PCI Express System Architecture》⽂档，下载地址：

⼀、PCIe接⼝的发展历程

(peripheral component interconnect express)是⼀种⾼速串⾏计算机扩展总线标准，它原来的名称为“3GIO”，是由在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。pci或pcie接⼝在pc机上很常见，显卡、⽹卡、声卡都是通过pci或在pcie接⼝跟cpu连接的。

PCIe是有PCI和PCI-X发展⽽来，如下表所⽰：

PCIe的发展历程如下图所⽰：

⼆、PCIe 通讯协议

2.1 PCIe层划分

PCIe总线的层次组成结构与⽹络中的层次结构有类似之处，但是PCIe总线的各个层次都是使⽤硬件逻辑实现的。在PCIe体系结构中，数据报⽂⾸先在设备的核⼼层(Device Core)中产⽣，然后再经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer)，最终发送出去。⽽接收端的数据也需要通过物理层、数据链路和事务层，并最终到达Device Core。

1 事务层

事务层定义了PCIe总线使⽤总线事务，其中多数总线事务与PCI总线兼容。这些总线事务可以通过Switch等设备传送到其他PCIe设备或者RC。RC也可以使⽤这些总线事务访问PCIe设备。 事务层接收来⾃PCIe设备核⼼层的数据，并将其封装为TLP(Transaction Layer Packet)后，发向数据链路层。此外事务层还可以从数据链路层中接收数据报⽂，然后转发⾄PCIe设备的核⼼层。 事务层的⼀个重要⼯作是处理PCIe总线的“序”。在PCIe总线中，“序”的概念⾮常重要，也较难理解。在PCIe总线中，事务层传递报⽂时可以乱序，这为PCIe设备的设计制造了不⼩的⿇烦。事务层还使⽤流量控制机制保证PCIe链路的使⽤效率。有关事务层的详细说明见第6章。2 数据链路层