PCI总线信号说明

pcie总线简述pcie总线是第三代i/o互连总线，pcie应用用在桌面电脑、通信平台、服务器、工作站、移动通信、嵌入式器件中。

是低价而大量的传输的解决方案。

pcie兼容pci总线，由于pcie的低潜伏期通信使得它拥有很高的带宽和总数较少的管脚数量。

pcie的主要特征：●可以传送多种数据信息格式。

●串行发送接收双通道，高带宽，速度快。

可灵活扩展。

●支持热插拔和热交换。

●低电源消耗，并有电源管理功能。

●支持QoS链路配置和公正策略。

●具有包和层协议架构。

●每个物理链接含有多种虚拟通道。

●兼容pci。

●多种保证数据完整性的机制。

●错误处理机制和调试简便性。

pcie的基本结构包括根组件（Root Complex）、交换器（Switch）和各种终端设备。

pcie总线一个拓扑结构例子如下：Root Complex（根组件）：root Complex为下层io设备连接到cpu提供路径。

endpoint（终端设备）：就是接收请求（request）或者发送应答（completer）的总线终端设备。

Swith（路由器）:为上游器件和下游器件通信选择路径，如下图。

一个基本的数据链路（Link）如下图：一个基本的pcie数据链路至少两对差分驱动信号如图：一对是接收，一对是发送。

如图是一条lane，每个数据链路（link）至少包含一个lane，为了线性增加link的带宽，link支持*N条lanes（N=1、2、4、8、12、16、32）。

例如单条lane支持的单向带宽是 2.5gb/s，那么一个数据链路单方向支持的最高带宽就80gb/s。

pcie总线规范包括以下各子层协议：pcie总线包括Transaction Layer（处理层）、Data Link Layer （数据链路层）、Physical Layer（物理层）。

pcie总线使用包来完成器件之间的通信。

这些数据包信息在Transaction Layer 和Data Link Layer中形成，即除了数据信息外，在不同的层中加入不同的开销，以方便管理，如下图。

PCI总线的功能2.1 连接到PCI总线上的设备连接到PCI总线上的设备分为两类：(1)主控设备(master)：PCI支持多主控设备，主控设备可以控制总线、驱动地址、数据及控制信号；(2)目标设备(target)：不能启动总线操作，只能依赖于主控设备向他进行传递或从中读取数据。

2.2 有关PCI引脚信号有关PCI引脚信号说明如下：AD[31～0]：地址、数据信号复用线。

PCI总线支持写猝发和读猝发。

一个总线传输分为一个地址传送阶段和一个或多个数据传送阶段。

有效，表示地址传送阶段开始，此时AD[31～0]包含一个32位的物理地址，选中I／O的一个字节单元或主存的一个双字单元。

接下来为数据传送阶段(IRTY和TRDY同时有效)，此时AD[7～0]包含最低字节数据，AD[31～24]包含最高字节数据。

C／BE[3～0]：总线指令和字节允许信号的复用线。

在地址传送阶段，C／BE[3～0]上传送的是4位编码的总线指令。

在数据传送阶段，C／BE[3～0]用作字节允许标志，以决定数据线上的哪些字节数据为有效数据，C／BE[3～0]可依次对应于字节3，2，1，0。

FRAME：周期帧信号。

由当前总线控制者产生，表示一个总线传输的开始和延续。

FRAME从无效变为有效．表明总线传输开始；保持有效，表明总线传输继续进行(1个或n个数据节拍正在继续)；FRAME从有效变为无效，表明进入数据传输的最后一个数据传送阶段。

2.3 总线指令定义在地址传送阶段，C／BE[3～0]线上送出总线指令的编码信息。

总线指令用于对目标设备说明当前总线控制者正在进行的总线传输类型。

表1给出了总线指令的定义。

I／O读：用于从一个被选中的I／O单元中读取数据。

I／O写：用于写数据到一个被选中的I／O单元中。

3 测量PCI总线的I／O写时序波形的技术及分析方法测量PCI总线的I／O写时序波形共分3个部分，如图1所示。

具体的实现测量的过程及分析方法介绍如下3.1 编写测试程序用汇编语言编写测试程序，该程序如下：3.2 制作测试板PCI波形采用厦门厦华三宝计算机有限公司状元一族主板，执行标准号：Q／FSl0938-1999。

pci总线走线规则PCI总线走线规则PCI（Peripheral Component Interconnect）总线是一种用于连接计算机内部各种硬件设备的通信总线。

在设计和布线PCI总线时，需要遵循一定的走线规则，以确保信号的稳定传输和系统的正常工作。

本文将介绍PCI总线走线规则的相关内容。

一、信号传输规则在PCI总线上，不同的信号按照一定的规则进行传输。

其中，同步信号和主时钟信号是非常关键的。

同步信号（SYNCH）用于同步数据传输，而主时钟信号（CLK）则用于同步总线上各个设备的时钟。

在布线时，需要保证这些信号线的长度相等，以避免信号的相位差引起的传输错误。

二、布线规则1. 线宽和间距：PCI总线上的线宽和间距需要满足一定的规定，以确保信号的稳定传输和防止干扰。

一般来说，线宽应根据信号频率和电流大小进行合理选择，而间距则要根据线宽和阻抗匹配来确定。

2. 地线和电源线：在布线时，地线和电源线的设计也是非常重要的。

地线应尽量减少环形回路，以保证信号的良好接地；而电源线则要避免过长，以减小电源电压的变化。

3. 差分对布线：PCI总线上的差分对（D+和D-）是用于数据传输的重要信号线。

为了保证数据的准确传输，差分对的线长应相等，而且要尽量减小与其他信号线的干扰。

4. 信号线走向：PCI总线上的信号线走向也需要遵循一定的规则。

一般来说，数据线和地址线应尽量平行布线，以减小串扰；而控制线则要与数据线和地址线交错布线，以减少相互干扰。

三、线长度控制线长度的控制也是布线过程中需要考虑的重要因素。

在PCI总线中，不同的信号线有不同的最大长度限制。

一般来说，时钟信号的线长应尽量短，以保证时钟的稳定性；而数据线和地址线的线长则可以适当延长，但也要控制在一定的范围内，以避免信号的延迟和失真。

四、阻抗匹配阻抗匹配也是PCI总线布线中需要考虑的重要问题。

在布线时，信号线的阻抗应与总线的特性阻抗相匹配，以确保信号的正确传输和减小反射。

PCI 总线起始讯号
5. GNT[4:0]# (PCI BUS GRANT)
PCI 总线控制认可讯号
6. IRDY# (INITIATOR READY)
数据读取写入讯号
7. LOCK# (PCI BUS LOCK)
总线锁住讯号
8. PAR (PCI BUS PARITY)
地址与位传送之同位检错讯号
9. PCLK (PCI CLOCK)
PCI 时脉讯号
10.PGNT# (PCI GRANT TO PERIPHERAL BUS CONTROLLER)
PCI 总线对外部外围装置之需求同意认可讯号
11. PERQ# (PCI REQUEST FROM PERIPHERAL BUS CONTROLLER)
外围处理器对PCI总线要求讯号
12. REQ[4:0]# (PCI BUS REQUEST)
PCI 总线需求讯号
13. RESET# (RESET)
系统重置讯号
14. SERR# (SYSTEM ERROR)
系统错误侦测讯号可产生NMI 不可屏蔽中断
15. STOP# (PCI BUS STOP)
PCI 总线放弃或重试数据传送之讯号
16. TRDY# (TARGET READY)
PCI 总线数据读取传送讯号
17.WSC# (WRITE SNOOP COMPLETE)
I /O APIC 芯片有上时之中断讯息传送讯号。

PCIE 3.0简介及信号和协议测试方法安捷伦科技（中国）有限公司：李凯一、前言PCI Express（简称PCIE）总线是PCI总线的串行版本，其采用多对高速串行的差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的5Gbps以及现在正逐渐开始应用的3代8Gbps。

PCIE标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。

出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCIE 3.0，即PCIE 3代的规范。

目前，PCIE 3.0已经开始出现在一些高端的Server上，而在普通PC上的应用也是指日可待。

那么PCIE 3.0总线究竟有什么特点？对于其测试有什么特殊的地方呢？我们这里就来探讨一下。

二、PCIE 3.0简介1、信号速率的变化首先我们看一下制定PCIE 3代规范的目的，其目的主要是要在现有的FR4板材和接插件的基础上提供比PCIE 2代高一倍的有效数据传输速率，同时保持和原有1代、2代设备的兼容。

别看这是个简单的目的，但实现起来可不容易。

我们知道，PCIE 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速率提高到10Gbps。

但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server上出于成本的考虑，普遍使用便宜的FR4的PCB板材以及廉价的接插件，无论采用什么技术都很难保证10Gbps的信号还能在原来的信号路径上可靠地传输很远的距离（典型距离是15～30cm）。

因此PCI-SIG最终决定把PCIE 3代的数据传输速率定在8Gbps。

但是8Gbps比着2代的5Gbps并没有高一倍，所以PCI-SIG决定在3代标准中把在1代和2代中使用的8b/10b编码去掉。

PCI_PCIe_miniPCIe规格说明PCIPCI是⼀种本地总线（并⾏），规格书名称：PCI Local Bus Specification。

并⾏总线，插槽规格统⼀。

PCI stands for Peripheral Component Interconnect. It is a hardware bus that helps to add internal components to a desktop computer. It uses a parallel bus structure. Moreover, it is possible to insert a PCI card to a PCI slot on a motherboard to provide additional IO ports.PCI architecture is also known as conventional PCI. This technology was introduced in 1992 by Intel. In earlier computers, there were two to five PCI cards. Each card required an open slot on the motherboard. Furthermore, it required a removable panel on the back of the system unit. Adding PCI cards was an easy way to upgrade a computer because it helps the users to add better video cards, faster wired or wireless networking or add new ports like USB 2.0.The original 32bit, 33MHz PCI standard was capable of sending and receiving data at a rate of 133Mbps. The 64bit, 66MHz is an upgraded standard that supports a faster data transferring rate at a frequency up to 533 MHz. In the year 1998, the organizations IBM, HP, and Compaq introduced PCI –X (PCI extended). It provides a data transferring rate up to 1064MHz. Furthermore, it is backward compatible with PCI.PCI共94*2pin（⾦⼿指双⾯），⽀持5v和3.3v两种信号电平，可提供5V或3.3V或两种都⽀持。

PCI总线随着Windows图形用户界面的迅速发展，以及多媒体技术的广泛应用，要求系统具有高速图形处理和I/O吞吐能力。

为了适应计算机的这种发展要求，Intel公司首先提出了PCI（ Peripheral ComponentInterconnect ）总线概念。

之后Intel联合IBM、Compaq、AST、HP、 Apple、NCR、DEC 等100多家公司共同开发总线，并于1993年推出了PCI总线标准。

目前PCI已称为一种新的总线标准，广泛用于微机、工作站以及便携式计算机中。

1. PCI总线的特点PCI 总线主要有以下一些特点：（1）数据传输率高PCI的数据总线宽度为32位，并可扩充到64位。

它以33.3MHz或66.6MHz的时钟频率工作，若采用32位数据总线，数据传送速率可达133 MB／s；而采用64位宽度，则最高传输速率可达266 MB／s。

（2）支持猝发传输(Burst Transmission)通常的数据传输是先输出地址后进行数据操作，即使所要传输数据的地址是连续的，每次也要有输出和建立地址的阶段。

而PCI支持猝发数据传输周期，该周期在一个地址相位(phase)后可跟若干个数据相位。

这意味着传输从某一个地址开始后，可以连续对数据进行操作，而每次的操作数地址是自动加l形成的。

显然，这减少了无谓的地址操作，加快了传输速度。

这种传输方式对使用高性能图形设备尤为重要。

（3）支持多主设备在同一条PCI总线上可以有多个主设备，各个主设备通过总线仲裁竞争总线控制权。

相比之下，在ISA总线系统中，DMA控制器和CPU对总线的争用是不平等的，DMA控制器采用“周期窃取”法向 CPU申请总线，得到CPU允许后才能使用总线。

而PCI总线专门设有总线占用请求和总线占用允许信号，各个主设备平等竞争总线。

（4）独立于处理器传统的系统总线(如ISA总线 ) 实际上是CPU引脚信号的延伸或再驱动，而PCI总线以一种独特的中间缓冲器方式独立于处理器，并将CPU子系统与外围设备分开。

一、PCI：PCI，外设组件互连标准(Peripheral Component Interconnection)一种由英特尔（Intel）公司1991年推出的用于定义局部总线的标准。

此标准允许在计算机内安装多达10个遵从PCI标准的扩展卡。

最早提出的PCI总线工作在33MHz频率之下，传输带宽达到133MB/s(33MHz * 32bit/s)，基本上满足了当时处理器的发展需要。

随着对更高性能的要求，1993年又提出了64bit的PCI 总线，后来又提出把PCI 总线的频率提升到66MHz。

目前广泛采用的是32-bit、33MHz的PCI 总线，64bit的PCI插槽更多是应用于服务器产品。

从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。

管理器提供信号缓冲，能在高时钟频率下保持高性能，社和为显卡，声卡，网卡，MODEM等设备提供连接接口，工作频率为33MHz/66MHz。

PCI总线系统要求有一个PCI控制卡，它必须安装在一个PCI插槽内。

这种插槽是目前主板带有最多数量的插槽类型，在当前流行的台式机主板上，ATX结构的主板一般带有5～6个PCI插槽，而小一点的MATX主板也都带有2～3个PCI插槽。

根据实现方式不同，PCI控制器可以与CPU一次交换32位或64位数据，它允许智能PCI辅助适配器利用一种总线主控技术与CPU并行地执行任务。

PCI允许多路复用技术，即允许一个以上的电子信号同时存在于总线之上。

由于PCI 总线只有133MB/s的带宽，对声卡、网卡、视频卡等绝大多数输入/输出设备显得绰绰有余，但对性能日益强大的显卡则无法满足其需求。

Intel在2001年春季的IDF上，正式公布了旨在取代PCI总线的第三代I/O技术，该规范由Intel支持的AWG(Arapahoe Working Group)负责制定。

与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。

PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。

PCIe总线使用的层次结构与网络协议栈较为类似。

4.1.1 端到端的数据传递PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4-1所示。

由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。

其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。

一个PCIe链路可以由多个Lane组成。

高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。

该电容也被称为AC 耦合电容。

PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。

因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。

因此差分信号可以使用更高的总线频率。

此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。

由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。

这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。

当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。

主板上各种信号说明一、CPU接口信号说明1. A[31:3]# I/O Address（地址总线）ν这组地址信号定义了CPU的最大内存寻址空间为4GB。

在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型。

2. A20M# I Adress-20 Mask（地址位20屏蔽）ν此信号由ICH（南桥）输出至CPU的信号。

它是让CPU在Real Mode（真实模式）时仿真8086只有1M Byte（1兆字节）地址空间，当超过1 Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上。

3. ADS# I/O Address Strobe（地址选通）ν当这个信号被宣称时说明在地址信号上的数据是有效的。

在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作。

4. ADSTB[1:0]# I/O Address Strobesν这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿。

相应的ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]#。

5. AP[1:0]# I/O Address Parity（地址奇偶校验）ν这两个信号主要用对地址总线的数据进行奇偶校验。

6. BCLK[1:0] I Bus Clock（总线时钟）这两个Clock主要用于供应在Host Bus上进行交易所需的Clock。

ν7. BNR# I/O Block Next Request（下一块请求）ν这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易。

8. BPRI# I Bus Priority Request（总线优先权请求）ν这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin 。

PCI局部总线规范——版本2.1目录一( 简要介绍二( 信号定义三( 总线操作四( 电器规范五( 机械规范六( 配置空间第一章简要介绍外围组件接口技术(Peripheral Component Interconnect PCI)是一种新型的高带宽、处理器无关的总线系统。

它既可以作为中间层的总线也可以作为周边总线系统使用。

与其他普通总线规范想对照，PCI 总线为高速I/O设备提供了更好的支持(比如图形适配器、网络接口控制器、磁盘控制器，等等)。

现行的标准允许在33Mhz下使用64根数据线，纯传输速率可达2.11Gbps。

但是PCI吸引人的地方不在于它的高速度，它适应了现代I/O设备对系统的要求，并且只需要很少的芯片就可以实现并支持其他总线系统。

PCI被设计为支持各种处理器环境，所以它提供了很多通用的功能，这些功能是构筑在同步时序和中央仲裁机制基础上的。

PCI局部总线是为了在高集成化外围控制设备，系统/存储器等之间提供一种交互的机制。

下图是一个典型的PCI局部总线系统的结构。

PCI局部总线有如下特点:高性能、低费用、易用性、耐用性、可靠性、灵活性、软件兼容性。

这些特点在后面可以看出。

第二章总线定义PCI能够作为32或64位总线使用。

它们可以按照功能不同化为以下几组: 1(系统引脚:包括时钟和重启引脚。

2(地址和数据引脚:包括32条传输地址和数据的引线，其余的引线是为了配合它而使用的。

3(接口控制引脚:用来保持master和target之间通信的一致性。

4(仲裁引脚:和其他的PCI信号线不同，这些不是共享的数据线。

每一个PCI master都有它自己的仲裁信号线来直接和ARBITOR相连接。

5(错误监测引脚:用于奇偶校验和其他错误的报告。

除此而外，PCI还提供了另外50条可选的信号线来支持中断、缓存、及64位扩展等功能。

对于只做target 设备的PCI设备而言，至少需要47个管脚;而对于用作master的设备而言，至少需要48个管脚。

PCI总线标准协议（中⽂版）8.4.2 PCI总线信号定义在⼀个PCI应⽤系统中，如果某设备取得了总线控制权，就称其为"主设备"；⽽被主设备选中以进⾏通信的设备称为"从设备"或"⽬标节点''。

对于相应的接⼝信号线，通常分为必备的和可选的两⼤类，为了进⾏数据处理、寻址、接⼝控制、仲裁等系统功能， PCI接⼝要求作为⽬标的设备⾄少需要47条引脚，若作为主设备则需要49条引脚。

下⾯对主设备与⽬标设备综合考虑，并按功能分组将这些信号表⽰在图8．19中。

其中，必要的引脚在左边，任选的引脚在右边。

⼀．信号类型说明图8．19 PCI引脚⽰图为了叙述⽅便，将PCI信号按数传⽅向及驱动特性划分为五种类型，各种类型的规定如下：in：输⼊信号。

out：输出驱动信号。

t/s：表⽰双向三态输⼊／输出驱动信号。

s／t／s：持续三态（Sustained Tri-State），表⽰持续的并且低电平有效的三态信号。

在某⼀时刻只能属于⼀个主设备并被其驱动。

这种信号从有效变为浮空（⾼阻状态）之前必须保证使其具有⾄少⼀个时钟周期的⾼电平状态。

另⼀主设备要想驱动它，⾄少要等到该信号的原有驱动者将其释放（变为三态）⼀个时钟周期之后才能开始。

同时，如果此信号处于持续的⾮驱动状态时，在有新的主设备驱动它之前应采取上拉措施，并且该措施必须由中央资源提供。

o/d：漏极开路（Open Drain）可作线或形势允许多个设备共同使⽤，⼆． PCI总线信号定义PCI总线的信号线共有100根，下⾯按功能分组进⾏说明。

1．系统引线CLK in：时钟输⼊，为所有PCI上的接⼝传送提供时序。

其最⾼频率可达66MHz，最低频率⼀般为0（DC），这⼀频率也称为PCI的⼯作频率。

对于PCI的其他信号，除、、、之外，其余信号都在CLK的上升沿有效（或采样）。

in：复位，⽤来使PCI专⽤的特性寄存器和定时器相关的信号恢复规定的初始状况。