摘要本设计是在FPGA上设计数字锁相环。
选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。
最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。
关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。
Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。
位同步数字锁相环的原理与应用数字锁相环（Digital Phase-Locked Loop，DPLL）是一种用于同步信号的控制系统。
位同步数字锁相环（Bit Synchronous Digital Phase-Locked Loop）是一种特殊类型的数字锁相环，它主要用于数据通信领域中的时钟恢复和数据恢复。
在数字通信中，时钟信号的同步非常重要。
传输过程中，由于信号经过传输介质会受到噪声、衰减等因素的影响，导致时钟信号的相位和频率发生偏移。
为了恢复信号的正确时钟，就需要使用位同步数字锁相环。
位同步数字锁相环的原理基于相位比较器和数字控制环路。
首先，接收到的信号经过采样，然后由相位比较器将采样的信号与本地时钟信号进行相位比较。
相位比较器输出的误差信号经过数字控制环路进行滤波和调整，最后控制本地时钟信号的相位和频率，使其与接收到的信号保持同步。
位同步数字锁相环广泛应用于数字通信领域中的解调器和调制器设计。
在解调器中，位同步数字锁相环用于恢复接收信号的时钟，确保数据的正确接收。
在调制器中，位同步数字锁相环用于生成发送信号的时钟，确保数据的正确发送。
位同步数字锁相环的应用不仅限于数字通信领域。
它还被广泛应用于数字音频设备、数字视频设备以及其他需要对时钟信号进行同步的领域。
在数字音频设备中，位同步数字锁相环用于恢复音频信号的时钟，确保音频数据的正确传输。
在数字视频设备中，位同步数字锁相环用于恢复视频信号的时钟，确保视频数据的正确显示。
位同步数字锁相环的优点在于精度高、稳定性好、抗干扰能力强。
相对于传统的模拟锁相环，位同步数字锁相环具有更高的抗噪声和抗干扰能力。
同时，由于数字控制环路的设计和实现较为灵活，位同步数字锁相环的性能可以根据具体应用需求进行优化。
位同步数字锁相环是一种用于同步信号的控制系统，广泛应用于数字通信、数字音频、数字视频等领域。
它的原理基于相位比较器和数字控制环路，通过比较相位误差来控制本地时钟的相位和频率，使其与接收到的信号保持同步。
本科实验报告实验名称：数字锁相环实验四、实验内容准备工作：将调制方式设在BPSK方式，用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J007（实验箱左端）。
1.锁定状态测量用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理论上，环路锁定时该两信号应为上升沿对齐。
2.数字锁相环的相位抖动特性测量数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。
测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。
可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。
3.锁定频率测量和分频比计算将函数信号发生器设置在记数状态（频率计）。
参见数字锁相环的结构如图3.2.1数字锁相环的结构，测量各点频率。
记录测量结果，计算分频比。
TPMZ01 TPMZ02TPMZ03 TPMZ04TPMZ054.锁定过程观测（1）用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。
此时，观察它们的变化过程（锁相过程）。
（2）用示波器测量TPMZ05波形，复位通信原理综合实验系统，观察调整的变化过程。
5.同步带测量（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常时环路锁定，该两信号应为上升沿对齐。
（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（3）调整函数信号发生器频率，使环路锁定。
缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
通信原理实验报告三数字锁相环实验实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
