数字系统设计方法..共40页

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东北大学硕士学位论文
第四章ＥＤＡ技术和可编程逻辑器件
质的器件产品。此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原
来的ＶＩ－ＩＤＬ代码。
所以本文采用ＶＨＤＬ语言实现此数字系统的设计。
一４０一
便于保存，可继承性好，阅读方便。
（５）ＶＨＤＬ语言可以与工艺无关编程
在用ＶＨＤＬ语言设计系统硬件时，没有嵌入与工艺有关的信息，其综合生成的是一
种标准的电子设计互换格式文件，它独立于采用的实现工艺。有关工艺参数的描述叫。通 过ＶＨＤＬ语言提供的属性包括进去，然后利用／ｆｉ同Ｊ家的布局布线工具，使设计映射成 不同工艺，在不同的芯片上实现。这使得工程师在功能设计、编辑、验证阶段，可以不 必过多地考虑工艺实现的具体细节。 （６）方便ＡＳＩＣ移植 ＶＨＤＬ语言的效率之一，就是如果你的设计是被综合到一个ＦＰＧＡ或ＣＰＬＤ的话， 则可以使你设计的产品以最快的速度上市。当产品的产量达到相当的数量时，采用 ＶＨＤＬ进行的设计很容易转换成专用集成电路来实现，仅仅需要更换不同的库重新进行 综合就可以．由于ＶＩ＇Ｋ）Ｌ是一个成熟的硬件描述语言，可以确保ＡＳＩＣ厂商交付优良品
东北大学硕士擘位论文
第四幸ＥＤＡ技术和可缟程逻辑器件
仿真全部通过为止。有效利用仿真工具及仿真手段可以极大地缩短系统的调试时间［３０１。 ４．４
ＶＨＤＬ语言及数字系统设计方法
可编程逻辑器件和ＥＤＡ技术给今天的硬件系统设计者提供了强有力的工具，使得
数字系统的设计方法发生了质的变化，基于硬件描述语言的设计方法正在成为数字系统 设计的主流。同时，数字系统的设计方法也由过去的那种由集成电路厂家提供通用芯片， 整机系统用户采用这些芯片组成电子系统的“Ｂｏｔｔｏｍ－ｕｐ”（自底向上）设计方法改变为 一种新的“Ｔｏｐ－ｄｏｗｎ”（自顶向下）设计方法【３ｌｌ。

做大大简化了设计工作，提高了效率。因此，采用EDA技术设计数字
系统的方法得到了越来越广泛的应用。
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.4.2 数字系统的描述方法
算法状态机图（ASM图）

ASM图（Algorithmic State Machine Chart）是硬件算
法的符号表示方法，可以方便地表示数字系统的时序操
作。ASM图 是一种时钟驱动 的流程图。ASM图不仅可 以用来描述控制器的控制过程（即控制器的状态转换、 转换条件以及控制器的输出等），还指明了在被控制的 数据处理器中应该实现的操作。在这个意义上，ASM图
数字系统
1
.1 数字系统的基本概念
所谓数字系统，系具有存储、 传输、处理数字信息功能的
逻辑系统
数据处理单元 存储部件 输入 部件 输出 部件
逻辑子系统的集合物。
数字系统的设计，涉及机、光、
电、化学、经济学等学科各
类工程技术问题，但从本质
上看，其核心问题仍是逻辑 设计问题。
处理部件
控制单元
数字系统结构框图
长，人工设计数字系统十分困难，必须依靠EDA技术。用EDA技术
设计数字系统的实质是一种自顶向下的分层设计方法。在每一层上， 都有描述、划分、综合和验证 四种类型的工作。
描述是电路与系统设计的输入方法，它可以采用图形输入、硬件
描述语言输入或二者混合使用的方法输入；也可以采用波形图输入法。
整个设计过程只有该部分由设计者完成。 划分、综合和验证 则采用EDA软件平台自动完成，这样
注意：条件输出框不是控制器的一个状态。
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2. ASM 块
一个 ASM块表示一个时钟周期内的系统状态。每个 ASM 块必定包含一个状态框且只允许包含一个状态框，与此 状态框相连的若干个判断框和条件输出框也属于该 ASM 块.

流水线乘法器的结构图
对应的Verilog HDL代码
并行和流水线
--流水线设计
module top( input [7:0] a, input [7:0] b, input clk, output reg [15:0] y );
reg [7:0] a1,b1; reg [15:0] prod,prod1;
由此可见，在不提高系统运行频率的情况下，提高流水线
的级数将成倍地提高系统处理的效能。但是流水线的设计
也是有一定的限制的：
只有对那些能分成n个步骤完成，并且对每个步骤都需要固定相 同处理时间的操作来说才能采用流水线设计；
受硬件资源的限制，流水线的级数是有限制的； 对于存在处理分支预测流水线的设计（广泛应用于微处理器的设
采用流水线后，数据通道将会变成多时钟周期，所以要特别考虑 设计的其余部分，解决增加通路带来的延迟。
并行和流水线
--流水线设计
流水线基本结构是将适当划分的N个操作步骤串连起来。
流水线操作的最大特点是数据流在各个步骤的处理，从时间上看 是连续的；
其操作的关键在于时序设计的合理安排、前后级接口间数据的匹 配。如果前级操作的时间等于后级操作的时间，直接输入即可；
input [7:0] b2,
input [7:0] a3,
input [7:0] b3, output [17:0] y
对应的并行乘法器结构
);
assign y=a0*b0+a1*b1+a2*b2+a3*b3;
endmodule
并行和流水线 --并行设计
下图给出了实现该功能的并行结构。
通过使用多个乘法器，使得四个乘法运算可以同时进行。 但是这种速度的提高是以面积为代价的。

LED显示要求
●●●●●●●● ●●●●●●●○ ●●●●●●○○ ●●●●●○○○ ●●●●○○○○ ●●●○○○○○ ●●○○○○○○ ●○○○○○○○ ○○○○○○○○
always @(w, state)
begin
case(state)
// Define state circle
A: if(w)
next_state=B;
else
next_state=A;
B: if(w)
next_state=C;
else
next_state=A;
C: if(w)
next_state=C;
else
next_state=A;
default:next_state=A;
endcase
z=(state==C);
//Define output
end
// Define the sequential block
always @(posedge clk or negedge rst)
begin
if (!rst) state<=A;
数字系统设计部分讲座说明
• 主要讲座内容
– 常用数字系统设计范例 – 常用数字系统设计技巧 – 数字系统设计注意事项
• 讲座与数字电路课程教学的差异
– 课时安排 – 内容覆盖面 – 能力侧重点
数字系统设计部分讲座说明（续 ）
• 课后习题要求
– 两次课后都有习题布置 – 作业电子档递交：jssjjs@ – 文件命名要求：姓名+学号+作业名
编码器/译码器设计案例
8-3编码器 （Verilog HDL设计）
3-8译码器 （电路图设计）