《___数字系统设计___》试卷含答案

专科《硬件描述语⾔和数字系统设计》_试卷_答案专科《硬件描述语⾔和数字系统设计》⼀、（共36题,共150分）1. reg类型的数组通常⽤于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）A.1024B.16C.16384D.1040.标准答案：B2. 下列关于同步有限状态机的描述错误的是（）（2分）A.状态变化只能发⽣在同⼀个时钟跳变沿；B.状态是否变化要根据输⼊信号，只要输⼊条件满⾜，就会⽴刻转⼊到下⼀个状态。

C.在时钟上升沿，根据输⼊信号的变化，确定电路状态D.利⽤同步状态机可以设计出极其复杂灵活的数字逻辑电路系统.标准答案：B3. 关于如下描述，正确的说法是( ) （2分）A.这种描述是错误的B.该电路不可综合C.该电路不可综合，但⽣成的不是纯组合逻辑D.以上说法都不对.标准答案：D4. 下列关于流⽔线的描述错误的是( ) （2分）A.流⽔线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插⼊寄存器，并暂存中间数据的⽅法；B.设计流⽔线⽬的是提⾼数据吞吐率C.流⽔线缩短了在⼀个时钟周期内给的那个信号必须通过的通路长度，从⽽可以提⾼时钟频率D.增加流⽔线长度可以节省更多延迟，流⽔线越长，⾸次延迟越⼤，系统频率就会降低。

.标准答案：D5. 以下关于Top-Down的设计⽅法不正确的描述是( ) （2分）A.Top-Down的设计⽅法⾸先从系统设计⼊⼿；B.Top-Down设计中的系统总体仿真与所选⼯艺有关C.Top-Down的设计⽅法从顶层进⾏功能划分和结构设计D.⾃顶向下的设计⽅法可以早期发现结构上的错误.标准答案：B6. 在verilog中，下列哪些操作⼀定是单bit？（）（2分）A.==B.^C.>D.&&.标准答案：A,B,C,D7. 下⾯哪些是verilog的关键字（）（2分）A.inputB.assignC.writeD.module.标准答案：A,B,D8. 全球主要的FPGA⼚家有（）（2分）A.XilinxB.AlteraC.Broadcom/doc/1830848533687e21ae45a947.html ttice.标准答案：A,B,D9. ⼤规模数字逻辑设计原则，正确的说法有（）（2分）A.异步设计原则B.组合时序电路分开原则C.⾯向RTL的原则D.先电路后代码的原则.标准答案：B,C10. 下⾯有关SRAM,DRAM的叙述，正确的有（）（2分）A.DRAM存储单元的结构⽐SRAM简单B.DRAM⽐SRAM成本⾼C.DRAM⽐SRAM速度快D.DRAM要刷新，SRAM不刷新.标准答案：A,D11. 阻塞赋值与⾮阻塞赋值的差别及其各⾃的使⽤环境。

浙江大学20 14–20 15学年秋冬学期《数字系统设计II》课程期末考试试卷课程号：111C0130，开课学院：_信息与电子工程学系_考试试卷：√A卷、B卷（请在选定项上打√）考试形式：√闭、开卷（请在选定项上打√）允许带1张A4 大小的手写资料和计算器入场考试日期：2015 年1月24 日，考试时间：120 分钟诚信考试，沉着应考，杜绝违纪。

考生姓名：学号：所属院系（专业）：_This question considers the basic MIPS 5-stage pipeline (IF, ID, EX, MEM, WB). 1)Assume that each of the above steps takes the amount of time specified in theGiven the times for the datapath stages listed above, what would the clock period be for the entire datapath? In a pipelined datapath, assuming no hazards or stalls, how many seconds will it take to execute an instruction?2)Assume that you have the following sequence of pipelined instructions:lw $6, 0($7)add $8, $9, $10sub $11, $6, $8Where will the data operands that are processed during the EX stage of the subtract (sub) instruction come from? (Consider two situations: (1) there is no forwarding, and (2) there is full forwarding.)2. PIPELINE (13 points):Use the following MIPS code fragment:I1: ADDI $3, $0, 100 # $3 = 100I2: ADD $4, $0, $0 # $4 = 0Loop:I3: LW $5, 0($1) # $5 = MEM[$1]I4: ADD $4, $4, $5 # $4 = $4 + $5I5: LW $6, 0($2) # $6 = MEM[$2]I6: SUB $4, $4, $6 # $4 = $4 – $6I7: ADDI $1, $1, 4 # $1 = $1 + 4I8: ADDI $2, $2, 4 # $2 = $2 + 4I9: ADDI $3, $3, -1 # $3 = $3 – 1I10: BNE $3, $0, Loop #if ($3 != 0) goto Loop1) Show the timing of one loop iteration on the 5-stage MIPS pipeline withoutforwarding hardware. Complete the timing table, shown as Table Q2.1in the next page, showing all the stall cycles. Assume that the branch will stall the pipeline for 1 clock cycle only.2) According to the timing diagram of Table Q2.1, compute the number of clockcycles and the average CPI to execute ALL the iterations of the above loop.Table Q2.1 Timing of one loop iteration on the 5-stage MIPS pipeline without forwarding hardware. (F: instruction fetch, D: instruction decode, X: execute, M: memory access, W: write back.) We assume that the register write is done in the first half of the clock cycle and that register reads are done in the second half of the cycle.3 / 103. CACHE (10 points):A 16-byte cache has 8-byte blocks, has 2 sets, and is 2-way set-associative. The cache initially is empty (all valid bits are off: indicated by a blank box in the table below). The cache receives requests in the sequence listed in Table Q3.1. For each address in the sequence (a) split it into the tag, index, and offset; (b) categorize the access as a hit, a compulsory miss, a confict miss, or a capacity miss (You can abbreviate hit=H, Compulsory=O, Confict=F, Capacity=P); (c) show the new contents of the cache after the access----write the tags for each way, and note which way is LRU.The first one is done for you.Table Q3.14. VIRTUAL MEMORY (9 points):Describe the number of bits required in each entry of a TLB that has the following characteristics:· Virtual addresses are 32 bits wide· Physical addresses are 31 bits wide· The page size is 2K bytes· The TLB contains 16 entries of the page table· The TLB is direct-mappedNote:Each entry of the TLB contains the following items:- a valid bit- the physical page number of the desired virtual page- a tag used to see if the desired entry of the page table is stored in the TLB- ignore the “dirty” bit1)Physical page number：2)Tag:3)The number of bits required in each entry of a TLB:5. CHOICE (60 points) (note: only one is correct):(1)Which of the following descriptions is the reason why binary expression is still used incomputer technique. ( )A: It saves components.B: It has fast computing ability.C: It is decided by the physical property of components.D: It has nice convenience in coping with information.(2)Which one is not one of the five classic components of a computer? ( )A: InputB: BusC: MemoryD: Output(3)What is the range of exponent of IEEE 745 single precision? ( )A: 1~254B: -128~126C: -126 ~127D:-127~128(4)Assume a test program A is running on computer A. It consumes 100 seconds totally, 90for CPU and 10 for I/O. Now, the CPU speed improved by 50% and I/O spee d hasn‟t changed. How much time it takes to run program A now? ( )A: 55 secB: 60 secC: 65 secD: 70 sec(5)A simple program is running on a 32-bit computer. x(int), y(short), z are variables in thisprogram. If x = 127 and y = -9, what are the contents in computer memory after executing the assigning statement z = x + y? ( )A: x = 0000007FH, y = FFF9H, z = 0076HB: x = 0000007FH, y = FFF9H, z = 00000076HC: x = 0000007FH, y = FFF7H, z = 0076HD: x = 0000007FH, y = FFF7H, z = 00000076H(6)Which of the following instructions could this single-cycle datapath description bereferring to? ( )Description :Two source registers (ReadReg) and one destination register (WriteReg) are selected, and the values are read from the source registers and sent as input to the ALU.The ALU operation is performed, the result is written to the destination register, and the PC is updated.A: add B: ori C: li D: sll(7)The following commands were used to store the contents of registers $s0 and $s1 onto thestack:addi $sp, $sp, -8sw $s0, 0($sp)sw $s1, 4($sp)# insert various unrelated instructions hereAssuming that neither the stack pointer nor the stack has been changed during the "various unrelated instructions" part, which of the following would allow you to recover the contents of $s0 and $s1 while returning $sp to its original (pre-decremented) value? ( )A: addi $sp, $sp, 8; lw $s0, 4($sp); lw $s1, 0($sp)B: addi $sp, $sp, 8; lw $s0, 0($sp); lw $s1, 4($sp)C: lw $s0, 4($sp); lw $s1, 0($sp); addi $sp, $sp, 8D: lw $s0, 0($sp); lw $s1, 4($sp); addi $sp, $sp, 8(8)How the cache conflict misses will be affected by the following modifications? ( )Assume the baseline cache is set associative.(a). Double the associativity while keep the capacity and line size constant(b). Double the number of sets while keep the capacity and line size constantA: Decrease; IncreaseB: Increase; DecreaseC: Increase; IncreaseD: Decrease; Decrease(9)Which of the following statements about multiplication and division is incorrect? ( ) A: Integer multiplications takes an input two 32-bit values and returns a 64-bit valueB: The result of a multiplication is stored in a read-only (for the programmer at least) "product" registerC: The product of two numbers is accesssed using two separate instructions - mfhi to get bits 0-31 (the rightmost bits), and mflo to get bits 32-63D: The div command stores the quotient and the remainder in the product register, and the two can be accessed using mfhi and mflo(10)Which of the following is generally true about a design with two levels of caches? ( ) A: First-level caches are more concerned about hit time, and second-level caches are more concerned about miss rate.B: First-level caches are more concerned about miss rate, and second-level caches are more concerned about hit time.C: Second-level caches often use lower associativity than first-level caches given the focus of reducing miss rates.D: Second-level caches are as fast as first-level caches.(11)The communication between central system and the outside environment is doneby ( )A: Input-output subsystemB: Control systemC: Memory systemD: Logic system(12)Which of the following statements about flash memory is wrong? ( )A: The information can be either read or written, and the read speed is the same as write speed.B: The storage unit is consist of MOSFET, so it is a semiconductor storage.C: Information will not lose after power down.D: It can be a replacement for the external memory.(13)Which of the following situation will not happen? ( )A: TLB miss, Cache miss, Page missB: TLB miss, Cache hit, Page hitC: TLB hit, Cache hit, Page hitD: TLB hit, Cache hit, Page miss(14)The techniques which move the program blocks to or from the physical memory is calledas ______. ( )A: Paging B: Virtual memory organisation C: Overlays D: Framing(15)The method of synchronising the processor with the I/O device in which the device sendsa signal when it is ready is______. ( )A: Exceptions B: Signal handling C: Interrupts D: DMA(16)Let's say we have an array with 4 integer elements. The address of the first element in thearray is stored in $t0. Which of the following gives us the result of the last element of the array (stored in $t1)? ( )A: addi $t1, $t0, 3; sll $t1, 2;B: addi $t1, $t0, 16C: sll $t0, 2; addi $t1, $t0, 3D: addi $t1, $t0, 12(17)How many total bits are required for a direct-mapped cache with 16KB of data and4-word blocks, assuming a 32-bit address? Take valid bit into consideration. ( )A: 146Kbits B: 147Kbits C: 148Kbits D: 149Kbits(18)Consider a virtual memory system with 32-bit virtual byte address, 4KB/page, 32 bitseach entry. The physical memory is 512MB. Then, the total size of page table needs. ( ) A: 1MB B: about 3MB C: 4MB D: 8MB(19)What is the average time to read or write a 512-byte sector for a typical disk rotating at10,000 RPM? The advertised average seek time is 6 ms, the transfer rate is 50 MB/sec, and the controller overhead is 0.2 ms. Assume that the disk is idle so that there is no waiting time. ( )A: 6.0ms B: 9.0ms C: 9.01ms D: 9.21ms(20)In cache, the replacement strategy includes RAND, FIFO and LRU. Which of thesestrategies is relative to the locality principle? ( )A: RAND B: FIFO C: LRU D: NONE6. CACHE DESIGN (10 points) (Additional Questions)To improve the hit rate for our data cache, we made it 2-way set associative (it was formerly direct mapped). Sadly as a consequence the hit time has gone up, and we are going to use way-prediction to improve it. Each cache set will have a way prediction indicating which way is likely to be accessed.When doing a cache access, the prediction is used to route the data. If it is incorrect, there will be a delay as the correct way is used. If the desired data is not resident in the cache, it is like a normal cache miss. After a cache miss, the prediction is not used since the correct block is already known. Figure Q6.1-A summarizes this process.Figure Q6.1-A: Way-prediction FSMSince there are two ways, only one bit will be used per prediction, and its value will directly correspond to the way. How the predictions are generated or maintained are beyond the scope of this problem. You can assume that at the beginning of a cycle, the selected prediction is available, and determining the prediction is not on the critical path. The diagram of the data portion of our cache is shown in Figure Q.6.1-B.Figure Q6.1-B Data portion of the cacheOur cache has 16 byte lines, is 2-way set associative, and has a total capacity of 4kB.A.Please complete Table Q6.1 with delays across each element of the cache. Usingthe data you compute in Table Q6.1, calculate the critical path delay through this cache (from when the Input Address is set to when the correct data is on the DataYou may assume that the prediction register is correctly loaded at the start of the cycle, and the clk-to-q delay is 100ps. The inverting and non-inverting buffer drivers both have the same delay. You only need to worry about the case of a fast hit (cache hit with correct prediction).B.Now we will study the impact of way prediction on cache hit rate. For thisproblem, the cache is a 128 byte, 2-way set associative cache with 16 bytes per cache line. The cache is byte addressable and uses a least recently used (LRU) replacement policy.Please complete Table Q6.2 showing a trace of memory accesses. In the table, each entry contains the {tag, index} contents of that line, or “-”, if no data is present. You should only fill in elements in the table when a value changes. For simplicity, the addresses are only 8 bits.The first 3 lines of the table have been filled in for you. The initial values marked with a …*‟ are the least recently used ways in that set. For your convenience, the address breakdown for access to the main cache is depicted below.。

《数字系统设计》期中考试试卷A （闭卷）班级学号姓名成绩一．单项选择题（每题2分，共20分）1.表示任意两位无符号十进制数需要（ B ）二进制数。

A．6 B．7 C．8 D．92.补码1．1000的真值是（ D ）。

A．+1.0111 B. -1.0111 C. -0.1001 D. -0. 10003.根据反演规则，F=(A’+C)(C+DE)+E’的反函数为（ A ）。

A. F'=(AC'+C'(D'+E'))EB. F’=AC+C(D+E)EC. F'=(AC’+C’D’+E’)ED. F’=A’C+C(D+E)E’4.要使JK触发器在时钟作用下的新态与初态相反，JK端取值应为（ D ）。

A．JK=00 B. JK=01 C. JK=10 D. JK=115.设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ B ）个2输入的异或门。

A．2 B. 3 C. 4 D. 56.在下列三个逻辑函数表达式中，（ A ）是最小项表达式。

A. Y(A,B)=AB’+A’BB. Y(A,B,C)= AB’+A’B +A’BC+AB’CC. Y(A,B,C)=A’BC+AB’C+BC’D. Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C7.采用OC门主要解决了（ B ）。

A. TTL与非门不能相与的问题B. TTL与非门不能线与的问题C. TTL与非门不能相或的问题D. TTL与非门抗干扰的问题8.逻辑函数F=AB'+CD'，其对偶函数F*为（ C ）。

A. (A’+B’)(C’+D’)B. (A’+B)(C’+D)C. (A+B’)(C+D’)D. (A+B)(C+D)9.逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为（ B ）。

A. AB+CB. AC+BC. A+BCD. AB+BC+AC10.卡诺图上变量的取值顺序是采用（ B ）的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。

《Verilog数字系统设计教程》夏宇闻第四版思考题答案（第2章）1.Verilog语⾔有什么作⽤？可描述顺序执⾏和并⾏执⾏的程序结构；⽤延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程⾥的激活⾏为或停⽌⾏为；提供了条件如if-else，case等循环程序结构；提供了可带参数且⾮零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了⽤于建⽴表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语⾔作为⼀种结构化的语⾔⾮常适⽤于门级和开关级的模型设计；提供了⼀套完整的表⽰组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建⽴MOS器件的电荷分享和电荷衰减动态模型；Verilog HDL的构造性语句可以精确地建⽴信号的模型；2.构成模块的关键词是什么？module，endmodule。

3.为什么说可以⽤Verilog构成⾮常复杂的电路结构？因为Verilog可描述顺序执⾏和并⾏执⾏的程序结构；⽤延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程⾥的激活⾏为或停⽌⾏为；提供了条件如if-else，case等循环程序结构；提供了可带参数且⾮零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了⽤于建⽴表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语⾔作为⼀种结构化的语⾔⾮常适⽤于门级和开关级的模型设计；提供了⼀套完整的表⽰组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建⽴MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建⽴信号的模型；4.为什么可以⽤⽐较抽象的描述来设计具体的电路结构？因为有可以⽤⽐较抽象描述设计电路结构的语⾔，⽽这种语⾔是适合数字系统设计的语⾔。

5.是否任意抽象的符合语法的Verilog模块都可以通过综合⼯具转变为电路结构？不能。

北京邮电大学2008——2009学年第一学期《数字逻辑与数字系统》期末考试试题（A ）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。

学生必须按照监考教师指定座位就坐。

二、书本、参考资料、书包等物品一律放到考场指定位置。

三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。

四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。

五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。

考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 10 10 12 14 14 得分 阅卷 教师一、选择题（每小题1分，共10分。

）1． )D C B (B )B A (A F ++++==( )A .B B . A+BC . 1D .AB2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。

A .( 10000011)2B .(10100100)2C . (1010011)2D . (11001011)24． 74LS85为四位二进制数据比较器。

如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。

A . a<b 接地，a>b 接地，a=b 接地B . a<b 接高电平，a>b 接高电平，a=b 接高电平C . a<b 接高电平，a>b 接高电平，a=b 接地5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。

A. NB. 2NC. 2ND. N 26．时序电路中对于自启动能力的描述是（ ）。

A . 无效状态自动进入有效循环，称为具有自启动能力。

l ee t h e \1210101…X/Z0/01/0X/Z11…100…6.3对下列原始状态表进行化简： (a)解：1）列隐含表： 2）进行关联比较3）列最小化状态表为：a/1b/0b b/0a/0aX=1X=0N(t)/Z(t)S(t)解：1）画隐含表： 2）进行关联比较： 6.4 试画出用MSI 移存器74194构成8位串行 并行码的转换电路（用3片74194或2片74194和一个D 触发器）。

l ee t-h e \r 91行''' 试分析题图6.6电路，画出状态转移图并说明有无自启动性。

解：激励方程：略 状态方程：略状态转移图 该电路具有自启动性。

6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。

解：题6.7的状态转移表X Q 4nQ 3nQ 2nQ 1nQ 4n +1Q 3n +1Q 2n +1Q 1n +1Z 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 11 1116.8分析图6.8电路，画出其全状态转移图并说明能否自启动。

试卷(一)一、名词解释(每小题2分，共10分)1. 测量2.灵敏度3. 压电效应4. 动态误差5. 传感器二、填空题（每小题2分，共20分)1. 滚珠丝杆中滚珠的循环方式：________________，________________。

2. 机电一体化系统，设计指标和评价标准应包括__________，__________，__________ ，__________。

3. 顺序控制系统是按照预先规定的次序完成一系列操作的系统，顺序控制器通常用___________________________________。

4. 某光栅的条纹密度是50条/mm，光栅条纹间的夹角θ=0.001孤度，则莫尔条纹的宽度是_______________________。

5. 连续路径控制类中为了控制工具沿任意直线或曲线运动，必须同时控制每一个轴的______________________，使它们同步协调到达目标点。

6.某4极交流感应电机，电源频率为50Hz，转速为1470r/min，则转差率为_____________。

7. 齿轮传动的总等效惯量与传动级数__________________________________________。

8. 累计式定时器工作时有_____________________________________________________。

9. 复合控制器必定具有__________________________________。

10. 钻孔、点焊通常选用_______________________________________类型。

三、选择题（每小题2分，共10分）1. 一般说来，如果增大幅值穿越频率ωc的数值，则动态性能指标中的调整时间ts ( )A. 产大B. 减小C. 不变D. 不定2. 加速度传感器的基本力学模型是A. 阻尼—质量系统B. 弹簧—质量系统弹簧—阻尼系统 D. 弹簧系统3. 齿轮传动的总等效惯量与传动级数( )A. 有关B. 无关C. 在一定级数内有关D. 在一定级数内无关4. 顺序控制系统是按照预先规定的次序完成一系列操作的系统，顺序控制器通常用( )A. 单片机B. 2051C. PLC5、伺服控制系统一般包括控制器、被控对象、执行环节、比较环节和（）等个五部分。

《verilog_数字系统设计课程》（第⼆版）思考题答案绪论1.什么是信号处理电路？它通常由哪两⼤部分组成？信号处理电路是进⾏⼀些复杂的数字运算和数据处理，并且⼜有实时响应要求的电路。

它通常有⾼速数据通道接⼝和⾼速算法电路两⼤部分组成。

2.为什么要设计专⽤的信号处理电路？因为有的数字信号处理对时间的要求⾮常苛刻，以⾄于⽤⾼速的通⽤处理器也⽆法在规定的时间内完成必要的运算。

通⽤微处理器芯⽚是为⼀般⽬的⽽设计的，运算的步骤必须通过程序编译后⽣成的机器码指令加载到存储器中，然后在微处理器芯⽚控制下，按时钟的节拍，逐条取出指令分析指令和执⾏指令，直到程序的结束。

微处理器芯⽚中的内部总线和运算部件也是为通⽤⽬的⽽设计，即使是专为信号处理⽽设计的通⽤微处理器，因为它的通⽤性也不可能为某⼀特殊的算法来设计⼀系列的专⽤的运算电路⽽且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因⽽其算法速度也受到限制所以要设计专⽤的信号处理电路。

3.什么是实时处理系统？实时处理系统是具有实时响应的处理系统。

4.为什么要⽤硬件描述语⾔来设计复杂的算法逻辑电路？因为现代复杂数字逻辑系统的设计都是借助于EDA⼯具完成的，⽆论电路系统的仿真和综合都需要掌握硬件描述语⾔。

5.能不能完全⽤C语⾔来代替硬件描述语⾔进⾏算法逻辑电路的设计？不能，因为基础算法的描述和验证通常⽤C语⾔来做。

如果要设计⼀个专⽤的电路来进⾏这种对速度有要求的实时数据处理，除了以上C语⾔外，还须编写硬件描述语⾔程序进⾏仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接⼝正确⽆误地交换数据。

6.为什么在算法逻辑电路的设计中需要⽤C语⾔和硬件描述语⾔配合使⽤来提⾼设计效率？⾸先C语⾔很灵活，查错功能强，还可以通过PLI编写⾃⼰的系统任务，并直接与硬件仿真器结合使⽤。

C语⾔是⽬前世界上应⽤最为⼴泛的⼀种编程语⾔，因⽽C程序的设计环境⽐Verilog HDL更完整，此外，C语⾔有可靠地编译环境，语法完备，缺陷缺少，应⽤于许多的领域。

高中通用技术《系统与设计》练习题(附答案解析)学校:___________姓名：___________班级：_____________一、选择题1．人体系统是（）A．白色系统B．自然系统C．封闭系统D．人造系统2．生活中系统随处可见，根据你的理解下列不属于系统的是（）A．一堆沙子和水泥B．桥墩C．高层建筑物D．拦河大坝3．抗击新冠疫情是一场没有硝烟的全民战争。

面对疫情，中国再显大国风度，在加强国内防控的同时，还积极开展国际交流，为全球抗疫事业做出了卓越贡献。

当前，境外输入是国内病例增加的一个主要原因，从系统优化的角度分析，下列防控措施不合理的是（）A．杜绝境外输入B．延长隔离时间C．固定隔离区域D．加大监测频率4．单车智能机电锁系统。

其工作过程是：用户用智能手机扫描单车上二维码并将信息发送给云端后台控制系统，无线移动通信模块接收到云端后台控制系统发送来的解锁指令后，将指令传给车载中央控制单元，经过处理后，触发电子控制开关，开启机械锁装置控制插销打开，完成单车自动解锁。

单车解锁以后，触发电子控制开锁成功开关，通过车载中央控制单元，不断通过无线移动通信模块上报单车最新定位信息到云端后台管理系统；当用户锁车成功时，触发电子控制锁车成功开关，通过无线移动通信模块通知云端后台管理系统锁车成功，云端后台管理系统停止计时、计费并向用户发送相关信息。

关于单车智能机电锁系统的说法中，不正确的是 ()A．能实现自动锁车、解锁、计时和计费功能，体现了系统的目的性B．智能电锁系统需定期进行检测和维护，体现了系统的动态性C．刮风下雨时，经常出现扫码后不能及时解锁的问题，体现了系统的环境适应性差D．设计时需考虑单车定位准确、便于维护、安装等，还要兼顾成本等因素，体现了系统分析的整体性原则5．汽车是一种很重要的交通工具。

从系统角度看，汽车动力系统属于（）A．自然系统B．实体系统C．概念系统D．抽象系统6．设计师设计一款地热毯，需要统筹兼顾电热效应高、电磁效应低、安全可靠、成本低、底层隔热性能好等诸多目标。

1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ 1 ）。

①设计输入②设计输出③仿真④综合2．VHDL属于（ 2 ）描述语言。

①普通硬件②行为③高级④低级3．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是产生（ 2 ）文件。

①熔丝图②位流数据③图形④仿真5．在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ 2 ）。

①仿真器 ②　综合器 ③　适配器 ④　下载器6、在下列可编程逻辑器件中，属于易失性器件的是（ C ）。

A、PROMB、CPLDC、FPGAD、PAL7、以下四种PLD器件那个不是非易失型的（ D ）.A、PROMB、EPLDC、EEPROMD、基于SRAM编程元件8、以下选项中其结构是由可编程与阵列和可编程或阵列构成的是（ C ）？A、PROMB、PLAC、PLAD、GAL9、一下编程软件不是用浮栅编程技术的是（ D ）A、EPROMB、EEPROMC、FLASHD、PROM10、将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的是（ B ）？A、综合器B、适配器C、下载器D、编程11.不属于IP模块类型的是（D）A 固核B 软核C 硬核D 黑核12.下类属于功能彷真的是（D）A 考虑信号的时延 B考虑信号的大小C 考虑信号的规律 D不考虑信号的时延13.下类不属于简单PLD的是（B）A PLAB PROMC PALD GAL14、EDA技术发展的第二阶段是（B）A、CADB、CAEC、EDAD、PLD15、（B）指的是以版图形式实现的设计模块。

A、软核B、硬核C、固核D、散核16、可编程逻辑阵列是（C）A、PROMB、PALC、PLAD、GAL17、查找表的原理类似于ROM，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个（A）位容量的SRAM来实现。

A、2B、2C、2D、2-118、Quartus Ⅱ进行EDA设计开发过程中的综合、适配属于（D）步骤中。