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SRAMSD CardAudio CODECHDMI TXHSMC InterfaceADCGPIO - 2x20 Header and Arduino InterfaceSwitch and KeyLED and 7'SegmentUART to USB BridgePowerCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.All rights reserved.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.Title5432TitleSize Document Number Date:Copyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.Block DiagramCyclone V GX Starter KitB Friday, November 15, 2013SWITCH7-SEGMENTADC InterfaceDDR2LP_DQ7DDR2LP_DM0DDR2LP_DQ4DDR2LP_DQ5DDR2LP_DQ14DDR2LP_DQ15DDR2LP_CKE0DDR2LP_DM1DDR2LP_DQ12DDR2LP_DQ13DDR2LP_DQ11DDR2LP_CKE1DDR2LP_DQS_n1DDR2LP_DQS_p1DDR2LP_DQ8DDR2LP_DQ9GNDDDR2LP_DQ10DDR2LP_CA0DDR2LP_CA1SW[9..0]HEX0_D[6..0]HEX1_D[6..0]ADC_CONVST ADC_SCK ADC_SDO ADC_SDITitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.IO_4A/DIFFIO_RX_B30N/DQ4B/B_DQ_4Y13IO_4A/DIFFIO_RX_B30P/DQ4B/B_DQ_5W12IO_4A/DIFFIO_TX_B32N/DQ4B/B_DQ_7AF12IO_4A/DIFFIO_TX_B32P/DQ4B/B_DM_0AF11IO_4A/DIFFIO_TX_B33N/GND AC13IO_4A/DIFFIO_RX_B34N/DQ5B/B_DQ_8AC15IO_4A/DIFFIO_TX_B33P/DQ5B/B_DQ_10AC14IO_4A/DIFFIO_RX_B34P/DQ5B/B_DQ_9AB15IO_4A/DIFFIO_RX_B35N/DQSN5B/B_DQSN_1V14IO_4A/DIFFIO_TX_B36N/DQ5B/B_DQ_11AF13IO_4A/DIFFIO_RX_B35P/DQS5B/B_DQS_1U14IO_4A/DIFFIO_TX_B36P/B_CKE_1AE13IO_4A/DIFFIO_TX_B37N/DQ5B/B_CKE_0AF14IO_4A/DIFFIO_RX_B38N/DQ5B/B_DQ_12AB16IO_4A/DIFFIO_TX_B37P/DQ5B/B_DQ_14AE14IO_4A/DIFFIO_RX_B38P/DQ5B/B_DQ_13AA16IO_4A/DIFFIO_TX_B40N/DQ5B/B_DQ_15AF18IO_4A/DIFFIO_TX_B40P/DQ5B/B_DM_1AE18IO_4A/DIFFIO_RX_B46N/DQ6B/B_DQ_20IO_4A/DIFFIO_RX_B46P/DQ6B/B_DQ_21IO_4A/DIFFIO_TX_B48N/DQ6B/B_DQ_23IO_4A/DIFFIO_TX_B48P/DQ6B/B_DM_2IO_4A/DIFFIO_RX_B50N/DQ7B/B_DQ_24IO_4A/DIFFIO_TX_B49P/DQ7B/B_DQ_26IO_4A/DIFFIO_RX_B50P/DQ7B/B_DQ_25IO_4A/DIFFIO_RX_B51N/DQSN7B/B_DQSN_3IO_4A/DIFFIO_TX_B52N/DQ7B/B_DQ_27IO_4A/DIFFIO_RX_B51P/DQS7B/B_DQS_3IO_4A/DIFFIO_RX_B54N/DQ7B/B_DQ_28IO_4A/DIFFIO_TX_B53P/DQ7B/B_DQ_30IO_4A/DIFFIO_RX_B54P/DQ7B/B_DQ_29IO_4A/DIFFIO_TX_B56N/DQ7B/B_DQ_31IO_4A/DIFFIO_TX_B56P/DQ7B/B_DM_3IO_4A/DIFFIO_RX_B58N/DQ8B/B_DQ_32IO_4A/DIFFIO_TX_B57P/DQ8B/B_DQ_34IO_4A/DIFFIO_RX_B58P/DQ8B/B_DQ_33IO_4A/DIFFIO_RX_B59N/DQSN8B/B_DQSN_4IO_4A/DIFFIO_TX_B60N/DQ8B/B_DQ_35IO_4A/DIFFIO_RX_B59P/DQS8B/B_DQS_4IO_4A/DIFFIO_RX_B62N/DQ8B/B_DQ_36IO_4A/DIFFIO_TX_B61P/DQ8B/B_DQ_38IO_4A/DIFFIO_RX_B62P/DQ8B/B_DQ_37IO_4A/DIFFIO_TX_B64N/DQ8B/B_DQ_39IO_4A/DIFFIO_TX_B64P/DQ8B/B_DM_4IO_3B/DIFFIO_TX_B24N/DQ3B/B_CA_1AF6IO_3B/DIFFIO_TX_B24P/DQ3B/B_CA_0AE6SRAM_D0SRAM_D1SRAM_D2SRAM_D3SRAM_D4SRAM_D5SRAM_D6SRAM_D7SRAM_D8SRAM_D9SRAM_D10SRAM_D11SRAM_D12SRAM_D13SRAM_D14SRAM_D15HDMI_TX_VS HDMI_TX_HSHDMI_TX_D19HDMI_TX_D1HDMI_TX_D2HDMI_TX_D3HDMI_TX_D5HDMI_TX_D6HDMI_TX_D9HDMI_TX_D11HDMI_TX_D18HDMI_TX_D17HDMI_TX_D16HDMI_TX_D15HDMI_TX_D12HDMI_TX_D14TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.5CGXFC5C6F27C7NIO_6A/DIFFIO_TX_R34P/DQ5R E24IO_6A/DIFFIO_TX_R34N/DQ5R E25IO_6A/DIFFIO_RX_R35P/DQ5R K24IO_6A/DIFFIO_TX_R36P/DQ5R F24IO_6A/DIFFIO_RX_R35N/DQ5R K23IO_6A/DIFFIO_TX_R36N/DQ5R G24IO_6A/DIFFIO_RX_R37P/DQS5R L23IO_6A/DIFFIO_TX_R38PH23IO_6A/DIFFIO_RX_R37N/DQSN5R L24IO_6A/DIFFIO_TX_R38N/DQ5R H24IO_6A/DIFFIO_RX_R39P/DQ5R H22IO_6A/DIFFIO_TX_R40P/DQ5R F23IO_6A/DIFFIO_RX_R39N/DQ5R J23IO_6A/DIFFIO_TX_R40N G22IO_6A/DIFFIO_RX_R41P L22IO_6A/DIFFIO_RX_R41NK21IO_5B/DIFFIO_RX_R15P/DQ2R R24IO_5B/DIFFIO_TX_R16P/DQ2RU24IO_5B/DIFFIO_RX_R15N/DQ2R R25IO_5B/DIFFIO_TX_R16NV25IO_5B/DIFFIO_TX_R18P/DQ3R AB26IO_5B/DIFFIO_TX_R18N/DQ3R AA26IO_5B/DIFFIO_RX_R19P/DQ3R T26IO_5B/DIFFIO_RX_R19N/DQ3RR26IO_5B/DIFFIO_RX_R21P/DQS3R P21IO_5B/DIFFIO_TX_R22PW25IO_5B/DIFFIO_RX_R21N/DQSN3RP22IO_5B/DIFFIO_TX_R22N/DQ3R W26IO_5B/DIFFIO_RX_R23P/DQ3R N25IO_5B/DIFFIO_TX_R24P/DQ3RU25IO_5B/DIFFIO_RX_R23N/DQ3R P26IO_5B/DIFFIO_TX_R24NU26Audio CODECHSMC_D0HSMC_RX_n0HSMC_RX_p0HSMC_RX_n10HSMC_RX_p10HSMC_RX_p9HSMC_RX_n9HSMC_RX_p11HSMC_RX_n11HSMC_RX_n12HSMC_RX_p12HSMC_RX_p1HSMC_RX_n1HSMC_RX_n7HSMC_RX_p7HSMC_TX_n8HSMC_TX_p8HSMC_TX_p9HSMC_TX_n9HSMC_TX_p10HSMC_TX_n10HSMC_TX_p0HSMC_TX_n0HSMC_TX_p2HSMC_TX_n2HSMC_TX_n1HSMC_TX_p1HSMC_TX_n4HSMC_TX_p4HSMC_TX_n3HSMC_TX_p3HSMC_TX_n6HSMC_TX_p6AUD_XCK 13AUD_DACDAT 13AUD_ADCDAT 13AUD_DACLRCK 13AUD_ADCLRCK13AUD_BCLK 13TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.5CGXFC5C6F27C7NIO_7A/DIFFIO_TX_T6N/DQ1T/T_DQ_35IO_7A/DIFFIO_RX_T7P/DQ1T/T_DQ_33IO_7A/DIFFIO_TX_T8P/DQ1T/T_DQ_34IO_7A/DIFFIO_RX_T7N/DQ1T/T_DQ_32IO_7A/DIFFIO_TX_T10P/DQ2T/T_DM_3IO_7A/DIFFIO_TX_T10N/DQ2T/T_DQ_31IO_7A/DIFFIO_RX_T11P/DQ2T/T_DQ_29IO_7A/DIFFIO_TX_T12P/DQ2T/T_DQ_30IO_7A/DIFFIO_RX_T11N/DQ2T/T_DQ_28IO_7A/DIFFIO_RX_T13P/DQS2T/T_DQS_3IO_7A/DIFFIO_RX_T13N/DQSN2T/T_DQSN_3IO_7A/DIFFIO_TX_T14N/DQ2T/T_DQ_27IO_7A/DIFFIO_RX_T15P/DQ2T/T_DQ_25IO_7A/DIFFIO_TX_T16P/DQ2T/T_DQ_26IO_7A/DIFFIO_RX_T15N/DQ2T/T_DQ_24IO_7A/DIFFIO_TX_T22P/T_RESETN B15IO_7A/DIFFIO_TX_T22N/DQ3T/T_DQ_19C15IO_7A/DIFFIO_RX_T23P/DQ3T/T_DQ_17C14IO_7A/DIFFIO_TX_T24P/DQ3T/T_DQ_18A8IO_7A/DIFFIO_RX_T23N/DQ3T/T_DQ_16D15IO_7A/DIFFIO_TX_T24N/GNDA9IO_7A/DIFFIO_TX_T26P/DQ4T/T_DM_1C9IO_7A/DIFFIO_TX_T26N/DQ4T/T_DQ_15B9IO_7A/DIFFIO_RX_T27P/DQ4T/T_DQ_13E16IO_7A/DIFFIO_TX_T28P/DQ4T/T_DQ_14D10IO_7A/DIFFIO_RX_T27N/DQ4T/T_DQ_12D16IO_7A/DIFFIO_TX_T28N/DQ4T/T_CKE_0C10IO_7A/DIFFIO_RX_T29P/DQS4T/T_DQS_1N12IO_7A/DIFFIO_TX_T30P/T_CKE_1B10IO_7A/DIFFIO_RX_T29N/DQSN4T/T_DQSN_1M12IO_7A/DIFFIO_TX_T30N/DQ4T/T_DQ_11A11IO_7A/DIFFIO_RX_T31P/DQ4T/T_DQ_9F16IO_7A/DIFFIO_TX_T32P/DQ4T/T_DQ_10E10IO_7A/DIFFIO_RX_T31N/DQ4T/T_DQ_8E15IO_7A/DIFFIO_TX_T32N/GNDE11IO_7A/DIFFIO_TX_T34P/DQ5T/T_DM_0B12IO_7A/DIFFIO_TX_T34N/DQ5T/T_DQ_7A13IO_7A/DIFFIO_RX_T35P/DQ5T/T_DQ_5G12IO_7A/DIFFIO_TX_T36P/DQ5T/T_DQ_6A12IO_7A/DIFFIO_RX_T35N/DQ5T/T_DQ_4F12IO_7A/DIFFIO_TX_T36N/DQ5T/T_ODT_1B11IO_7A/DIFFIO_RX_T37P/DQS5T/T_DQS_0M11IO_7A/DIFFIO_TX_T38P/T_ODT_0C13IO_7A/DIFFIO_RX_T37N/DQSN5T/T_DQSN_0L11IO_7A/DIFFIO_TX_T38N/DQ5T/T_DQ_3C12IO_7A/DIFFIO_RX_T39P/DQ5T/T_DQ_1E13IO_7A/DIFFIO_TX_T40P/DQ5T/T_DQ_2D11IO_7A/DIFFIO_RX_T39N/DQ5T/T_DQ_0D13GXB L2 is C7 FPGA onlyHSMC_GXB_RX_p3HSMC_GXB_RX_n3HSMC_GXB_TX_p3HSMC_GXB_TX_n3SMA_GXB_TX_pSMA_GXB_RX_pREFCLK_p1REFCLK_n1SMA_GXB_RX_p SMA_GXB_RX_nSMA_GXB_TX_p SMA_GXB_TX_n TitleCopyright (c) 2011 by Terasic Technologies Inc. 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Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.R1730DNI R520R1770DNI RN2210K12345678Bank 9A5CGXFC5C6F27C7NIO_3A/DATA6/DIFFIO_RX_B1N/DQ1B T7IO_3A/DATA5/DIFFIO_TX_B2NU7IO_3A/DATA8/DIFFIO_RX_B1P/DQ1B T8IO_3A/DATA7/DIFFIO_TX_B2P/DQ1B V8IO_3A/DATA10/DIFFIO_RX_B3N/DQSN1B W8IO_3A/DATA9/DIFFIO_TX_B4N/DQ1BAB6IO_3A/DATA12/DIFFIO_RX_B3P/DQS1B Y9IO_3A/DATA11/DIFFIO_TX_B4PAA6IO_3A/DATA14/DIFFIO_RX_B5N/DQ1B R10IO_3A/DATA13/DIFFIO_TX_B6N/DQ1B AA7IO_3A/CLKUSR/DIFFIO_RX_B5P/DQ1B R9IO_3A/DATA15/DIFFIO_TX_B6P/DQ1B Y8IO_5A/PR_REQUEST/DIFFIO_TX_R1N/DQ1RAC23IO_5A/CVP_CONFDONE/DIFFIO_TX_R3N/DQ1RAA23IO_5A/nPERSTL1/DIFFIO_RX_R6N/DQSN1R U22MSEL0M7CONF_DONE A6MSEL1L6nSTATUS B5nCED5MSEL2A2MSEL3K5nCONFIG F5MSEL4J5IO_3A/PR_DONE/DIFFIO_RX_B7NR8IO_3A/PR_READY/DIFFIO_TX_B8N/DQ1BAD6IO_3A/PR_ERROR/DIFFIO_RX_B7P P8IO_3A/DIFFIO_TX_B8P/DQ1BAD7R530VCCAUX_VCCA_FPLLVCC2P5VCC3P3VREF_3P3_VCCIOTitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.5CGXFC5C6F27C7NVCC VCC VCC VCC VCC VCCVCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCCPGM AA9VCCPGM W22VCCPGM F8VCCBATVCCPD5B R21VCCPD6A J22VCCPD6A L21VCCPD7A8AF19VCCPD7A8A F17VCCPD7A8A F13VCCPD7A8A F11VCCPD7A8A F9VCCA_FPLL W7VCCA_FPLL J6VCCA_FPLLY21VCCA_FPLL G21VCC_AUX G9VCC_AUX E14VCC_AUX G19VCC_AUXAB20VCC_AUX AB14VCC_AUX AA85CGXFC5C6F27C7NVCCIO4A U18VCCIO4A AE22VCCIO4A AA20VCCIO4A AD19VCCIO4A Y17VCCIO4A W14VCCIO4A AC16VCCIO4A AF15VCCIO4A AB13VCCIO4A AE12VCCIO5A V21VCCIO5A AB23VCCIO5B N26VCCIO5B T25VCCIO5B W24VCCIO5B R22VREFB4AN0AD15VREFB5AN0W23VREFB5BN0P25CYCLONE V GX XCVR PowerU14-122.5V2.5Vfor VCCIO_VCCPD 2.5Vfor VCCIO_VCCPD 3.3Vfor VCCIO 1.2VVCCH_GXBL VCCAUX_VCCA_FPLLVCC1P2VCC3P3VCC2P5TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.C2204.7n 50VC25522n 16VC1674.7u 6.3VC2510.01u 50VC1830.01u 50VC2320.47u 10VC1804.7n 50VC1782.2n 50VC1940.01u 50VC1701u 10VC1720.47u 10VC2504.7n 50VC1764.7u 6.3VC10510u 6.3VC2492.2n 50VC1910.01u 50VC1044.7u 6.3VC1820.1u 10VC2460.01u 50VC1900.1u 10VC25322n 16VC1851u 10VC2590.1u 10VC2130.01u 50VC25247n 25VNote:Place decoupling caps near LPDDR2 power pins place close to DDR2 chipDDR2LP_CKE0DDR2LP_CS_n0DDR2LP_DM0DDR2LP_DM1DDR2LP_DQ2DDR2LP_DQ3DDR2LP_DQ4DDR2LP_DQ5DDR2LP_DQ6DDR2LP_DQ7DDR2LP_DQ8DDR2LP_DQ9DDR2LP_DQ10DDR2LP_DQ11DDR2LP_DQ12DDR2LP_DQ13DDR2LP_DQ14DDR2LP_DQ15DDR2LP_DM3DDR2LP_DQ31DDR2LP_DQ24DDR2LP_DQ25DDR2LP_DQ26DDR2LP_DQ27DDR2LP_DQ28DDR2LP_DQ29DDR2LP_DQ30DDR2LP_DM2DDR2LP_DQ16DDR2LP_DQ17DDR2LP_DQ19DDR2LP_DQ18DDR2LP_DQ20DDR2LP_DQ22DDR2LP_DQ21DDR2LP_DQ23DDR2LP_ZQ0DDR2LP_ZQ1DDR2LP_CKE1DDR2LP_CS_n1DDR2LP_CK_nVCC1P2TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.C1450.1u 10V240DNIC1580.1u 10VR169 4.7K R1684.7K DNIC15510u 10VDNU0A1DNU1A2NC0A3NC1A4NC2A5NC3A6NC4A7NC5A8NC6A9NC7A10DNU2A22DNU3A23DM2AB20DNU10AB22DNU8AB1DNU9AB2CS#0AB3CS#1AB4NC/ZQ AC11CKE0AC3CKE1AC4DNU4B1DNU5B2DM3B20DNU6B22DNU7B23NC8B4NC9B6NC10B7NC11B9NC12D1NC13D2NC14E1NC15E2NC16F1NC17G1NC18G2NC19H1NC20H2NC21J1NC22K1NC23K2NC24L1DM1L23DM0N23ZQ P1DQ30A13DQ29A14DQ26A16DQ25A17DQ16AB12DQ18AB14DQ20AB15DQ22AB17DQ17AC13DQ19AC14DQ21AC16DQ23AC17DQ31B12DQ28B14DQ27B15DQ24B17DQ15C22DQ14D23DQ12E22DQ13E23DQ11F22DQ10G23DQ8H22DQ9H23DQ6T22DQ7T23DQ5U22DQ4V23DQ2W22DQ3W23240C4010u 10VC14622n 16VMT42L128M32D1LF-25WTVSS A21VSS AA1VDD2AA2VDD2AB10VSS AB11VDD2AB21VSS AC21VSS AC5VSS/NC AC9VSS B10VDD2B21VSS/NC B5VSS/NC B8VSS C1VDD2C2VSS/NC F2VSS/NCJ2VDD2L22VSS M2VSS M23VSS R1VDD2R2VSSQ A12VSSQ A15VSSQ A18VDDQ AA22VDDQ AB13VDDQ AB16VDDQ AB19VSSCA AB7VSSQ AC12VSSQ AC15VSSQAC18VSSQ C23VDDQ D22VSSQ F23VDDQ G22VSSQ J23VDDQ K22VSSQ P23VDDQ R22VSSQ U23VSSCA V1VDDQ V22VSSQ Y23C1594.7u 6.3VC16222n 16VC1530.1u 10VSD_DAT1SD_DAT0SD_DAT3SD_DAT2SD_CMDSD_DAT2SD_DAT3SD_CMD SRAM_CE_n SRAM_OE_n SRAM_WE_n SRAM_LB_n SRAM_UB_nSRAM_D11SRAM_D12SRAM_D15SRAM_D13SRAM_D9SRAM_D10SRAM_D14SRAM_CE_nSRAM_A14SRAM_A16SRAM_A15SRAM_A17SRAM_A13VCC3P3_SDVCC3P3_SDTitleCopyright (c) 2011 by Terasic Technologies Inc. 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Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.R18680R1502K DNIC22100u C13410u 6.3VU7SSM2603BCLK 7H P V D D 12XTO 2D C V D D 3MICBIAS21MICIN22RLINEIN 23LLINEIN24MUTE25CSB26SDIN27SCLK28ROUT 17A V D D18A G N D19VMID 20LOUT16P G N D 15RHPOUT 14LHPOUT13XTI/MCLK 1D G N D4RECLRC11RECDAT 10D B V D D5CLKOUT6PBDAT 8PBLRCK 9E P _G N D 29C1390.1u 10V DNIR2822R20330R3022R1512K DNIR174.7KC151u 10VDefault :I2C Address 0x72/0x73Pull-high to FPGA bank I/O powerNote:Place Capacitor near ADV7513 DVDD pinsHDMI_TX_CLK HDMI_TX_DE HDMI_TX_VS HDMI_TX_HS HDMI_HPD CEC_CLKHDMI_SPDIF HDMI_MCLK HDMI_I2S0HDMI_I2S1HDMI_I2S2HDMI_I2S3HDMI_SCLK HDMI_LRCLKHDMI_TX_D17HDMI_TX_D18HDMI_TX_D19HDMI_TX_D20HDMI_TX_D21HDMI_TX_D22HDMI_TX_D23CLK_12MHz VCC1P8VCC1P8_DVDDVCC1P8VCC1P8_AVDDVCC1P8_DVDDVCC1P8_PVDDVCC1P8_AVDDVCC3P3_DVDD VCC3P3_DVDDVCC1P8_AVDDVCC1P2VCC1P8_DVDDTitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.C3510u 6.3VR15349.9DNI R12822DNIR1242K X312MHZDNIVCC 4OUT 3GND2EN1C1490.1u 10VL910uH74479887310AC1520.1u 10VC1380.1u 10VR129R1252K DNIC1290.1u 10VDNIC1300.1u 10VL410uHR80R138887ADV7513BSWZD1743D1842D1941D2040D2139D2238D2337CLK 53DE63HSYNC 64VSYNC 2R_EXT 14HPD 16SPDIF 3MCLK 4I2S05I2S16I2S27I2S38SCLK 9LRCLK 10PD22DVDD_3V 29DVDD11DVDD211DVDD331DVDD451PVDD 12BGVDD 13AVDD115AVDD219AVDD325EPAD_GND65R130R127TX_n TX_p RX_p RX_nDefaultJumper OpenHSMC_RX_p5HSMC_RX_n5HSMC_TX_p5HSMC_TX_n5HSMC_CLKIN_p1HSMC_CLKIN_n1NET_HSMC_GXB_TX_p0NET_HSMC_GXB_TX_n0HSMC_TX_n0HSMC_CLKOUT_n1HSMC_CLKOUT_p1HSMC_RX_p6HSMC_RX_n6HSMC_TX_n6HSMC_TX_p6HSMC_RX_n1HSMC_RX_p1HSMC_RX_p7HSMC_RX_n7HSMC_TX_p7HSMC_TX_n7HSMC_TX_p1HSMC_TX_n1HSMC_RX_p2HSMC_RX_n2HSMC_CLKOUT0HSMC_JTAG_TCKHSMC_CLKIN0HSMC_JTAG_TDI HSMC_JTAG_TMS HSMC_JTAG_TDO HSMC_D1HSMC_TX_p2HSMC_TX_n2HSMC_GXB_TX_p0HSMC_GXB_TX_n0HSMC_D2HSMC_RX_p3HSMC_RX_n3HSMC_RX_p0HSMC_GXB_RX_n0HSMC_GXB_RX_p0HSMC_RX_n0HSMC_TX_n3HSMC_TX_p3HSMC_D3HSMC_RX_n4HSMC_RX_p4HSMC_TX_p4HSMC_TX_n4HSMC_TX_p0HSMC_D0HSMC_SDAHSMC_SCLI2C_SDA I2C_SCLHSMC_SDA HSMC_SCLVCC12_HSMCVCC12_HSMCVCC3P3_HSMCVCC3P3_HSMCVCC12_HSMCVCC3P3VCC3P3_HSMCTitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.R460C12010u 35V C2650.1u 25VTP1Dummy PinC2660.1u 25V R18722R49JP13HEADER 212C11510u 6.3V C24822u 25V 116416816516616729293131333335353737393930303232343436363838404041414343454547474949515153535555575759596161636365656767696971717373757577777979818183838585878789899191939395959797999942424444464648485050525254545656585860606262646466666868707072727474767678788080828284848686888890909292949496969898100100161161162162163163164164R18622XJ1Jumper-2.54mmVREF ADC_IN1ADC_IN2ADC_IN3ADC_IN5ADC_IN6ADC_IN7ADC_IN0ADC_IN4ex_ADC_SDO ADC_VREFADC_REFCOMP ex_ADC_CONVST ex_ADC_SDIex_ADC_SCK TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.C7810u 10V C800.1u 10VCH0CH1CH2CH3CH4CH5CH6CH7COMG N DG N D G N DG N DG N D G N DVREFREFCOMP SDISCKSDOCONVD V D DO V D DA V D D 1A V D D 1U17LTC2308CUF22232412345625910112018781516171412131921C1021n 50VC981n 50V C8210u 10VC991n 50V C1001n 50V TP13TP_YELLOWC790.1u 10VR8649.9C872.2u 10VC1011n 50V C840.1u 10VGPIO_D0GPIO_D2GPIO_D4GPIO_D6GPIO_D8GPIO_D1GPIO_D3GPIO_D5GPIO_D7GPIO_D9GPIO_D14GPIO_D12GPIO_D10GPIO_D18GPIO_D16GPIO_D22GPIO_D20GPIO_D24GPIO_D15GPIO_D13GPIO_D11GPIO_D19GPIO_D17GPIO_D23GPIO_D21GPIO_D25GPIO_D26GPIO_D28GPIO_D30GPIO_D32GPIO_D34GPIO_D33GPIO_D31GPIO_D29GPIO_D27GPIO_D35GPIO_D7GPIO_D11GPIO_D15GPIO_D19GPIO_D23GPIO_D27GPIO3GPIO20GPIO_D20Arduino_IO0CPU_RESET_n Arduino_Reset_nAnalog_In1Analog_In2Analog_In3Arduino_Reset_nAnalog_In0Arduino_AD4_IO14Arduino_AD5_IO15Analog_In6Analog_In7Arduino_IO11Arduino_IO12Arduino_IO13Arduino_Reset_nArduino_IO15Arduino_IO14GNDVCC5VCC12VCC3P3VCC3P3VCC5TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.BAT54S D15BAT54S123JP14HEADER 2x3123456D38BAT54S123BAT54S D13BAT54S123R22222R2242.2K DNIRN418BAT54S BAT54S RN1118BAT54S D45BAT54S123BAT54S 3BAT54S R2252.2K DNID43BAT54S123JP9BOX Header 2X20M 12345678910111312141618202224262715171921232528293133353739303234363840Reserved 6x6mm tact switchSW1SW0SW2SW3BTN3BTN1BTN2BTN0VCC1P2VCC1P2TitleCopyright (c) 2011 by Terasic Technologies Inc. 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Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.e d dpc g b f a CA1CA2HEX07Segment Display12345610987ON1S2121615RN1868012345678e d c b f a CA1CA2HEX2124561098RN1668012345678RN1568012345678ON1S1SW DIP-812345678161514131211109RN1912345678e d dpc g b f a CA1CA2HEX17Segment Display12345610987R2010R20510kRN1768012345678Self Powered and Internal OSCUSB to UARTUART_CTSRX_LEDTX_LEDUART_RTSFT232_DP FT232_DM UART_RX UART_TX UART_RESET_nUART_RXLED UART_TXLED UART_CTS UART_RTSUART_CTSUART_RTSUART_PW_ENVCC5_UARTVCC3P3_UARTVCC5_UARTVCC5_USB_UARTVCCIO_UART VCC2P5VCC5TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.DNITP_YELLOWU4FT232R VCC19VCCIO 1G N D 4RESET 183V3OUT16USBDP 14USBDM15TXD 30RXD 2CTS#8RTS#32DSR#6DTR#31DCD#7RI#3CBUS022NC15A G N D 24NC212NC313NC525NC629NC423OSCI 27OSCO 28G N D 17G N D 20TEST26CBUS121CBUS311CBUS210CBUS49E P _G N D33R71M R14310kC140.1u 25VTPD2E001DRLRU2VCC 1NC2IO13GND4IO25D9LEDR21R220DNIC314.7u 6.3VL24321R142 4.7K C60.1u 25VR23R15733C330.1u 25VC80.1u 25V DNITP_YELLOWD8LEDG21R15633C254.7u 6.3VC270.1u 25VL2230ohm, 3A10kC184.7u 6.3VRamp TimeTsoft-start = 0.99 msec3.3V / 5AVCC1P1_PGOOD VCC3P3_PGOOD VCC3P3_INTVCCVCC3P3_INTVCCVCC12VCC1P1_INTVCCVCC3P3_INTVCCTitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.LTC3605EUF#PBFITH 6CLKIN24S G N D22P G N D 110E P _P G N D 225SW616FB4RT 1CLKOUT23R66316K R6910KC623.3n 50VR471050VU11PHMODE 2MODE 3TRACK/SS 5P V I N 117P V I N 218BOOST20PGOOD8SW111SW212SW313SW414SW515SW616RUN 7VON 9SVIN19I N T V C C21C4822u 25V C570.1u 25VD12CMDSH-3C17339p 50V 12.4K DNIC721n 50VR182100K+C656.3V330u 1239p 50V DNIR1940DNIPOWER SWC5022u 25VXJ3Jumper-2.54mmC58 2.2u 6.3VC7168p 50V2.5VTantalum330u 2L121uH 744311100R6715KR18411.5K DNIC510.1u 25VRamp Time = 1.2 msecVCC3P3VCC3P3TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.R109200KC561u 10VC532.2u 10VLT3080-1U10OUT11OUT22OUT33SET 4IN28IN17NC6V_CONTROL 5OUT49DNIC494.7n 50VC521u 10VR44180KC5422u 6.3VC1124.7n 50V6.3VXJ6Jumper-2.54mmGND13URXFOSC_24BST_TMS URD UTXE UWR URXFSI_WU UD7EEPDATA EEPCSEEPCLK USB_RESETnBST_TDI BST_TDO ISP_TCK ISP_TMS ISP_TDI ISP_TDOUSB_RESETn TRGNST TRGNCSO TRGASDO TRGDCLK TRGNCE TRGTDO TRGTMSTRGOE TRGOEFPGA_nCEUART_RESET_nPWRONPWRON BST_TCK VCC5_USBVCC3P3TitleCopyright (c) 2011 by Terasic Technologies Inc. Taiwan.No part of this schematic design may be reproduced, duplicated, or used without the prior written permission of Terasic.All rights reserved.FT245BLLQFP-32TEST31RXF#12EEDATA 2XTIN 27XTOUT 28G N D17D718RD#16WR 15TXE#14A G N D 29EECS 32EESK 1RESET#4SI/WU 11PWREN#10USBDM 8G N D 9R14110KR2070DNIR13310KR1480DNIC14347p 50VBAT54SDW 123R13027EPM240M100C4N IO-B1-10G1IO-B1-11G2IO-B1-12F3IO-B1-13H1IO-B1-14H3IO-B1-15H2IO-B1-16L1IO-B1-17L2IO-B1-18K3IO-B1-19L3IO-B1-20K4IO-B1-21L4IO-B1-22K5IO-B1-23L5IO-B1-24L6IO-B1-25K6IO-B1-26J6IO-B1-27L7IO-B1-28K7IO-B1-29/DEV_OE L8IO-B1-30/DEV_CLRn K8IO-B1-31L9IO-B1-32K9IO-B1-33L10IO-B1-34K10IO-B1-35L11IO-B1-8/GCLK1E1IO-B1-9F1TCK K1TDI J2TDO K2TMS J1G N D I N TG 4G N D I N T E 8IO-B1-36J5IO-B1-37J7R14422。
Altera Cyclone系列器件命名规则1. 引言Altera Cyclone系列是一种低成本、低功耗的可编程逻辑器件，广泛应用于各种电子设备中。
为了方便区分不同型号的器件，Altera公司制定了一套规范的命名规则。
本文将详细介绍这些命名规则，并提供一些示例。
2. 命名规则概述Altera Cyclone系列器件的命名规则主要包括以下几个方面： - 器件系列名称 - 器件类型 - 器件规格 - 器件速度等级 - 温度等级 - 封装类型 - 器件特殊功能下面将逐一介绍这些方面的命名规则。
3. 器件系列名称Altera Cyclone系列器件根据不同的技术和性能特点，分为多个系列，如Cyclone、Cyclone II、Cyclone III等。
器件系列名称通常作为器件整体命名的前缀。
4. 器件类型Altera Cyclone系列器件有多种不同的类型，例如FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）。
根据不同的类型，器件名称中会有相应的标识，例如”C”表示CPLD，“F”表示FPGA。
5. 器件规格Altera Cyclone系列器件的规格表示其逻辑单元数量和可用资源等。
规格会以数字表示，例如Cyclone IV EP4CE6E22C8N。
其中，EP4CE6E22C8N表示该器件具有4,600个逻辑单元、6个时钟输入、22个输入输出引脚和8个逻辑单元输入。
6. 器件速度等级Altera Cyclone系列器件的速度等级表示其工作频率和性能。
速度等级通常以数字和字母组合表示，例如Cyclone V 5CSEMA5F31C6。
其中，5CSEMA5F31C6表示该器件的速度等级为5，可以工作在500MHz的频率下。
7. 温度等级Altera Cyclone系列器件的温度等级表示其工作温度范围。
温度等级通常以字母表示，例如Cyclone II EP2C35F672C6。
altera cyclone系列器件命名规则-回复Altera公司的Cyclone系列器件是一类经济实惠且高性能的可编程逻辑器件。
这些器件在电子设备设计中广泛应用，具有低功耗、高度集成化、灵活性强等特点。
而Cyclone系列的器件命名规则，是其在市场上被准确识别和选择的关键之一。
本文将一步一步回答有关Altera Cyclone系列器件命名规则的问题，以便更好地理解这些器件及其特点。
首先，我们需要了解Altera公司和Cyclone系列器件的基本背景。
Altera是领先的可编程逻辑器件供应商之一，其产品涵盖了从低端到高端不同领域的多个系列。
Cyclone系列是Altera公司的低成本FPGA （现场可编程门阵列）系列之一，主要面向中低端市场，并提供了多种型号和配置以满足不同应用的需求。
其次，了解Cyclone系列器件的命名规则有助于我们准确选择适合自己项目的器件。
Cyclone系列器件的命名规则主要由三个部分组成：名称前缀、数字和字母。
名称前缀用于标识Cyclone系列，数字表示器件的等级，字母则是用来区分不同型号和特性。
名称前缀中最常见的是"Cyclone"，用于标识该系列器件。
例如，Cyclone IV、Cyclone V等。
其后的数字表示器件的等级或性能级别，数字越高，代表器件性能越高。
例如，Cyclone IV系列包括Cyclone IV GX、Cyclone IV E、Cyclone IV GT等不同等级的器件，其中Cyclone IV GX为高性能版本，Cyclone IV E则是一些低功耗型号。
字母部分用于区分不同的型号和特性。
这些字母可能代表不同的系列、密度、功能和封装选项。
其中最常见的字母有F、E、L、S、C等。
例如，Cyclone IV E之中的字母E表示低功耗型号，而Cyclone IV GX则包含了高性能版（GX）和通用版（GS）两种型号。
除了上述的命名规则，Cyclone系列器件还有其他标识用于指示功能或特性。
摘要Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%~50%。
它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。
本论文的开头部分详细介绍了Cyclone系列芯片的体系结构。
该芯片采用0.13μm，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。
此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。
之后，论文对Cyclone系列芯片的配置方法进行了探讨，并着重介绍了低成本的串行配置方案。
接着，论文对此次毕业设计中用到的主要开发工具进行了简要介绍，其中包括Protel 99SE和Quartus II软件。
最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。
可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。
在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。
关键词：Cyclone，逻辑阵列块，逻辑单元，互连，锁相环，I/O元素，串行配置器件，Quartus IIABSTRACTAltera®Cyclone™FPGAs—the lowest-cost FPGAs ever—are half the cost of competing devices. Cyclone FPGAs are the optimal solution for high-volume, price-sensitive applications that previously required the use of fixed solutions such as gate arrays and standard cells.At the beginning of the dissertation, we describes the Cyclone architecture in detail. Cyclone FPGAs are built on a cost-optimized, all-copper 1.5-V SRAM process. With up to 20,060 logic elements (LEs) and 288 Kbits of RAM, Cyclone FPGAs can integrate many complex functions. Cyclone FPGAs offer multiple full-featured phase-locked loops (PLLs) to manage board-level clock networks and dedicated I/O interfaces for interfacing with industry standard external memory devices. Altera's Nios® embedded processor and a full intellectual property (IP) portfolio is available for development with Cyclone FPGAs.Then we discuss the configuration schemes of the Cyclone devices，especially the low-cost active serial configuration scheme.After that, we talk about the tools which we used in this graduation design. These tools contain Potel 99SE and Quartus II .Lastly, we use the EP1C12 device in the 240-pin PQFP package and the EPCS1 device which is used to configure EP1C12 in the active serial configuration scheme to implement an electronic clock. In this part, the thesis mainly explains the composition, internal design (including drawing schematic diagram, drawing PCB diagram and programming in VHDL) and simulation of the board.KEY WORDS: Cyclone, LAB, LE, Interconnect, PLL, IOE, Serial Configuration Device, Quartus II目录第一章绪论 (1)1.1.可编程逻辑与ASIC简介 (1)1.2.课题来源及意义 (1)1.3.作者所做工作 (2)1.4.论文结构安排 (2)第二章Cyclone系列芯片的结构分析 (3)2.1.概述 (3)2.1.1.Cyclone主要特性 (3)2.1.2.功能描述 (4)2.2.逻辑阵列块（LAB） (5)2.2.1. LAB互连 (6)B控制信号 (6)2.2.3.逻辑单元(LE) (7)2.2.4.LUT链和寄存器链 (8)2.2.5.addnsub信号 (8)2.2.6.LE的操作模式 (8)2.2.7.进位选择链 (9)2.2.8.清零/重置逻辑控制 (9)2.3.多通道互连（MultiTrack Interconnect） (9)2.4.嵌入式存储器 (10)2.4.1.存储模式 (11)2.4.2.支持奇偶校验位 (11)2.4.3.支持移位寄存器 (12)2.4.4.存储器的配置大小 (12)2.4.5.字节使能 (13)2.4.6.独立时钟模式 (13)2.4.7.输入/输出时钟模式 (13)2.4.8.读/写时钟模式 (13)2.4.9.单端口模式： (14)2.5.全局时钟网络和锁相环 (14)2.5.1.全局时钟网络 (14)2.5.2.双效时钟管脚 (15)2.5.4.锁相环(PLLs) (15)2.6.I/O结构 (16)第三章Cyclone系列芯片的主动串行配置方法 (19)3.1.Cyclone系列芯片主要配置方法简介 (19)3.2.串行配置的实现 (20)3.2.1.配置多个层叠状态的器件 (21)3.2.2.对串行配置器件进行编程 (22)3.2.3.串行配置器件的管脚描述 (22)第四章Protel 99SE及Quartus II软件简介 (23)4.1.Protel电子电路设计软件 (23)4.2.Quartus II开发工具 (24)4.2.1.Quartus II概述 (24)4.2.2.Quartus II的功能 (24)第五章基于Cyclone系列芯片的简单应用 (27)5.1.板卡的组成及结构图 (27)5.2.板卡的逻辑设计 (29)5.2.1.七段显示器模块的逻辑设计 (29)5.2.2.电子时钟时间计数模块的逻辑设计 (32)5.2.4.弹跳消除电路模块的逻辑设计 (34)5.2.3.电子时钟时间设定及其时间显示模块的逻辑设计 (36)附录一消除弹跳电路及微分电路组合模块的程序代码 (41)附录二自由计数器模块及状态转换模块的程序模块 (43)结束语 (45)致谢 (46)参考文献 (47)第一章绪论1.1.可编程逻辑与ASIC简介可编程逻辑器件（PLD）是由用户编程实现所需要逻辑功能的数字集成电路。
Cyclone器件中PLL的使用Cyclone器件中的PLL使用介绍摘要：Cyclone? FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。
Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。
Altera? Quartus? II软件无需任何外部器件，就可以启用CyclonePLL和相关功能。
本文将介绍如何设计和使用Cyclone PLL功能。
PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出（TCO）和建立（TSU）时间。
关键字：Cyclone? FPGA 锁相环 PLL1. 硬件结构每个Cyclone FPGA包括具有多达两个PLL。
表1为几种型号Cyclone FPGA内可用的PLL数量。
表1注释：（1）位于器件的左侧中部（2）位于器件的右侧中部表2：Cyclone PLL功能功能时钟倍频和分频相位偏移可编程占空比内部时钟输出数量外部时钟输出数量（4）锁定端口可以输入逻辑阵列 PLL时钟输出可以输入逻辑阵列说明 M/（N×后scale计数器）（1）小至156皮秒（ps）的增量幅度（2），（3）每个PLL两个输出每个PLL一个输出表2注释：（1）M，N和后scale计数器的值从1至32；（2）最小的相位偏移量为压控振荡器（VCO）周期除以8；（3）对于角度调整，Cyclone FPGA的偏移输出频率的增量至少为45o。
更小的角度增量可能取决于PLL时钟输出的倍频/分频系数；（4） 100脚的扁平四方封装（TQFP）的EP1C3器件不支持PLL LVDS输出或外部时钟输出，144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出。
Cyclone PLL区块PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。
PLL由许多部分组成，共同完成相位调整。
Intel® Cyclone® 10 GX内核架构和通用I/O手册本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。
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在线版本发送反馈C10GX51003ID: 683775版本: 2018.06.14内容内容1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块 (7)1.1. LAB (7)1.1.1. MLAB (8)1.1.2. 本地和直链(Direct Link)互联 (9)1.1.3. 共享算术链和进位链互联 (10)1.1.4. LAB控制信号 (11)1.1.5. ALM资源 (12)1.1.6. ALM输出 (13)1.2. ALM操作模式 (14)1.2.1. 正常模式 (14)1.2.2. 扩展LUT模式 (17)1.2.3. 算术模式 (18)1.2.4. 共享算术模式 (19)1.3. LAB功耗管理技术 (20)1.4. Intel Cyclone 10 GX器件中的逻辑阵列模块与自适应逻辑模块的修订历史 (20)2. Intel Cyclone 10 GX器件中的嵌入式存储器模块 (21)2.1. 嵌入式存储器类型 (21)2.1.1. Intel Cyclone 10 GX器件中的嵌入式存储器性能 (21)2.2. Intel Cyclone 10 GX器件的嵌入式存储器设计指南 (21)2.2.1. 考虑存储器模块选择 (21)2.2.2. 指南：实现外部冲突消解 (22)2.2.3. 指南：定制Read-During-Write行为 (22)2.2.4. 指南：考虑上电状态和存储器初始化 (25)2.2.5. 指南：控制时钟来降低功耗 (26)2.3. 嵌入式存储器特性 (26)2.4. 嵌入式存储器模式 (27)2.4.1. 单端口模式的嵌入式存储器配置 (28)2.4.2. 双端口模式的嵌入式存储器配置 (29)2.5. 嵌入式存储器时钟模式 (29)2.5.1. 每种存储器模式的时钟模式 (30)2.5.2. 时钟模式中的异步清零 (30)2.5.3. 同步读/写中的输出读数据 (30)2.5.4. 时钟模式的独立时钟使能 (31)2.6. 嵌入式存储器模块中的奇偶校验位 (31)2.7. 嵌入式存储器模块中的字节使能 (31)2.7.1. 存储器模块中的字节使能控制 (31)2.7.2. 数据字节输出 (32)2.7.3. RAM模块操作 (32)2.8. 存储器模块Packed模式支持 (32)2.9. 存储器模块地址时钟使能支持 (33)2.10. 存储器模块异步清零 (34)2.11. 存储器模块纠错码支持 (35)2.11.1. 纠错码真值表 (35)Intel® Cyclone® 10 GX内核架构和通用I/O手册发送反馈22.12. Intel Cyclone 10 GX 器件中的嵌入式存储器模块修订历史 (36)3. Intel Cyclone 10 GX 器件中的精度可调DSP 模块 (37)3.1. Intel Cyclone 10 GX 器件中支持的操作模式 (37)3.1.1. 特性 (38)3.2. 资源 (39)3.3. 设计考量 (39)3.3.1. 操作模式 (40)3.3.2. 用于定点运算的内部系数和预加器 (41)3.3.3. 用于定点运算的累加器 (41)3.3.4. Chainout 加法器 (41)3.4. 模块体系结构 (42)3.4.1. 输入寄存器组(Input Register Bank) (44)3.4.2. 流水线寄存器 (46)3.4.3. 定点运算的预加器 (46)3.4.4. 定点运算的内部系数 (47)3.4.5. 乘法器 (47)3.4.6. 加法器 (47)3.4.7. 用于定点运算的累加器和Chainout 加法器 (47)3.4.8. 用于定点运算的脉动寄存器 (48)3.4.9. 用于定点运算的双倍累加寄存器 (48)3.4.10. 输出寄存器组(Output Register Bank) (48)3.5. 操作模式说明 (49)3.5.1. 定点运算的操作模式 (49)3.5.2. 浮点运算的操作模式 (55)3.6. Intel Cyclone 10 GX 器件中的精度可调DSP 模块修订历史 (61)4. Intel Cyclone 10 GX 器件中的时钟网络和PLL (62)4.1. 时钟网络 (62)4.1.1. Intel Cyclone 10 GX 器件中的时钟资源 (62)4.1.2. 层次结构时钟网络 (64)4.1.3. 时钟网络类型 (65)4.1.4. 时钟网络源 (66)4.1.5. 时钟控制模块 (67)4.1.6. 时钟断电 (69)4.1.7. 时钟使能信号 (69)4.2. Intel Cyclone 10 GX PLLs (70)4.2.1. PLL 使用 (72)4.2.2. PLL 体系结构 (72)4.2.3. PLL 控制信号 (73)4.2.4. 时钟反馈模式 (74)4.2.5. 时钟倍频与分频 (74)4.2.6. 可编程相移 (75)4.2.7. 可编程占空比 (76)4.2.8. PLL 级联(PLL Cascading) (76)4.2.9. 参考时钟源 (76)4.2.10. 时钟切换 (76)4.2.11. PLL 重配置和动态相移 (81)内容发送反馈Intel ® Cyclone ® 10 GX 内核架构和通用I/O 手册3内容4.3. Intel Cyclone 10 GX器件中的时钟网络和PLL修订历史 (81)5. Intel Cyclone 10 GX 器件的I/O和高速I/O (82)5.1. Intel Cyclone 10 GX 器件中的I/O和差分I/O缓冲 (83)5.2. Intel Cyclone 10 GX器件中的I/O标准和电压电平 (83)5.2.1. Intel Cyclone 10 GX器件中支持的I/O标准 (83)5.2.2. Intel Cyclone 10 GX器件中的I/O标准电平 (85)5.2.3. Intel Cyclone 10 GX器件中的MultiVolt I/O接口 (86)5.3. Intel Cyclone 10 GX 器件的Intel FPGA I/O IP内核 (86)5.4. Intel Cyclone 10 GX 器件的I/O资源 (86)5.4.1. Intel Cyclone 10 GX 器件的GPIO Bank、SERDES和DPA位置 (87)5.4.2. Intel Cyclone 10 GX 封装的FPGA I/O资源 (88)5.4.3. Intel Cyclone 10 GX 器件的I/O Bank组 (88)5.4.4. Intel Cyclone 10 GX器件的I/O纵向移植 (89)5.5. Intel Cyclone 10 GX 器件的体系结构和I/O的一般功能 (90)5.5.1. Intel Cyclone 10 GX 器件中的I/O单元结构 (91)5.5.2. Intel Cyclone 10 GX 器件的I/O管脚特性 (92)5.5.3. Intel Cyclone 10 GX 器件中可编程IOE功能 (93)5.5.4. Intel Cyclone 10 GX 器件的片上I/O匹配 (98)5.5.5. Intel Cyclone 10 GX 器件的外部I/O匹配 (107)5.6. Intel Cyclone 10 GX 器件的高速源同步SERDES和DPA (115)5.6.1. SERDES电路 (116)5.6.2. Intel Cyclone 10 GX 器件中支持的SERDES I/O标准 (117)5.6.3. Intel Cyclone 10 GX 器件的差分发送器 (119)5.6.4. Intel Cyclone 10 GX 器件中的差分接收器 (120)5.6.5. Intel Cyclone 10 GX 器件的PLL和时钟 (127)5.6.6. Intel Cyclone 10 GX 器件的时序和优化 (137)5.7. 在 Intel Cyclone 10 GX 器件中使用I/O和高速I/O (141)5.7.1. Intel Cyclone 10 GX 器件的I/O和高速I/O通用指南 (141)5.7.2. 混合电压参考和非电压参考I/O标准 (143)5.7.3. 指南：上电排序期间不可驱动I/O管脚 (144)5.7.4. 指南：最大DC电流限制 (144)5.7.5. 指南：LVDS SERDES IP Core实例化 (144)5.7.6. 指南：Soft-CDR模式的LVDS SERDES管脚对 (144)5.7.7. 指南： Intel Cyclone 10 GX GPIO性能的最小化高抖动的影响 (145)5.7.8. 指南：外部存储器接口I/O Bank 2A的使用 (145)5.8. Intel Cyclone 10 GX器件的I/O和高速I/O的修订历史 (146)6. Intel Cyclone 10 GX 器件的外部存储器接口 (148)6.1. Intel Cyclone 10 GX 外部存储器接口关键功能特性的解决方案 (148)6.2. Intel Cyclone 10 GX器件支持的存储器标准 (148)6.3. Intel Cyclone 10 GX 器件中的外部存储器接口宽度 (149)6.4. Intel Cyclone 10 GX 器件中的外部存储器接口I/O管脚 (150)6.4.1. 指南：外部存储器接口I/O Bank 2A的使用 (150)6.5. Intel Cyclone 10 GX 器件封装中支持的存储器接口 (151)6.5.1. Intel Cyclone 10 GX 封装支持—针对包含ECC的DDR3/DDR3L x40或不包含ECC的LPDDR3 x32 (152)Intel® Cyclone® 10 GX内核架构和通用I/O手册发送反馈46.5.2. Intel Cyclone 10 GX 封装支持—针对包含ECC Single 和Dual-Rank 的DDR3/DDR3L ×72 (153)6.6. Intel Cyclone 10 GX 器件中的外部存储器接口IP 支持 (153)6.6.1. Ping Pong PHY IP (153)6.7. Intel Cyclone 10 GX 器件的外部存储器接口体系结构 (154)6.7.1. I/O Bank (155)6.7.2. I/O AUX (163)6.8. Intel Cyclone 10 GX 器件中的外部存储器接口修订历史 (164)7. Intel Cyclone 10 GX 器件中的配置，设计安全和远程系统更新 (165)7.1. 增强的配置和通过协议配置（Configuration via Protocol ） (165)7.2. 配置方案 (166)7.2.1. 主动串行配置 (166)7.2.2. 被动串行配置 (174)7.2.3. 快速被动并行配置 (178)7.2.4. JTAG 配置 (181)7.3. 配置详细信息 (184)7.3.1. MSEL 管脚设置 (184)7.3.2. CLKUSR (185)7.3.3. 配置序列 (185)7.3.4. 配置时序波形 (188)7.3.5. 估算配置时间 (192)7.3.6. 器件配置管脚 (193)7.3.7. 配置数据压缩 (195)7.4. 使用主动串行方案升级远程系统 (196)7.4.1. 配置映像 (196)7.4.2. 远程更新模式中的配置序列 (198)7.4.3. 远程系统更新电路 (198)7.4.4. 使能远程系统更新电路 (199)7.4.5. 远程系统更新寄存器 (200)7.4.6. 远程系统更新状态机 (201)7.4.7. 用户看门狗定时器（User Watchdog Timer ） (201)7.5. 设计安全 (201)7.5.1. 安全密钥类型 (202)7.5.2. 安全模式 (203)7.5.3. Intel Cyclone 10 GX Qcrypt 安全工具 (204)7.5.4. 设计安全实现步骤 (204)7.6. Intel Cyclone 10 GX 器件中的配置、设计安全和远程系统更新修订历史 (205)8. Intel Cyclone 10 GX 器件的SEU 缓解 (206)8.1. 单粒子翻转缓解 (206)8.1.1. 配置RAM (207)8.1.2. 嵌入式存储器 (207)8.1.3. 故障率 (207)8.2. Intel Cyclone 10 GXSEU 缓解技术 (208)8.2.1. 缓解配置RAM 中的SEU 效应 (208)8.2.2. 缓解嵌入式用户RAM 中的SEU 效应 (216)8.2.3. 三模冗余 (217)8.2.4. Quartus Prime Pro Edition 软件SEU FIT 报告 (217)内容发送反馈Intel ® Cyclone ® 10 GX 内核架构和通用I/O 手册5内容8.3. CRAM错误检测设置参考 (220)8.4. 规范 (221)8.4.1. 错误检测频率 (221)8.4.2. 错误检测时间 (222)8.4.3. EMR更新间隔（Update Interval） (222)8.4.4. 错误纠正时间 (222)8.5. Intel Cyclone 10 GX器件中SEU缓解修订历史 (223)9. Intel Cyclone 10 GX器件中的JTAG边界扫描测试 (224)9.1. BST操作控制 (224)9.1.1. IDCODE (224)9.1.2. Supported JTAG Instruction (225)9.1.3. JTAG安全模式 (227)9.1.4. JTAG专用指令 (227)9.2. JTAG操作的I/O电压 (227)9.3. 执行BST (228)9.4. 使能和禁用IEEE Std. 1149.1 BST电路 (228)9.5. IEEE Std. 1149.1边界扫描测试指南 (229)9.6. IEEE Std. 1149.1边界扫描寄存器 (229)9.6.1. an Intel Cyclone 10 GX器件I/O管脚的边界扫描单元 (230)9.7. IEEE Std. 1149.6边界扫描寄存器 (232)9.8. Intel Cyclone 10 GX器件中的JTAG边界扫描测试修订历史 (233)10. Intel Cyclone 10 GX器件中的电源管理 (234)10.1. 功耗 (234)10.1.1. 动态功耗方程 (234)10.2. 可编程电源技术 (235)10.3. 电源传感线（Power Sense Line） (236)10.4. 电压传感器 (236)10.4.1. 外部模拟信号的输入信号范围 (236)10.4.2. 在 Intel Cyclone 10 GX器件中使用电压传感器 (237)10.5. 温度传感二级管 (241)10.5.1. 内部温度传感二级管 (241)10.5.2. 外部温度传感二级管 (243)10.6. 上电复位电路 (244)10.6.1. POR电路监控和未监控电源 (246)10.7. Intel Cyclone 10 GX器件的上电排序考量 (246)10.7.1. Intel Cyclone 10 GX器件的上电顺序要求 (247)10.7.2. Intel Cyclone 10 GX器件的掉电序列建议和要求 (248)10.8. 电源设计 (252)10.9. Intel Cyclone 10 GX器件中的电源管理修订历史 (253)手册发送反馈Intel® Cyclone® 10 GX内核架构和通用I/O61. Intel ® Cyclone ® 10 GX 器件中的逻辑阵列模块与自适应逻辑模块逻辑阵列模块（LAB ）由称作自适应逻辑模块（ALM ）的基本构造模块组成，通过配置这些模块，能够实现逻辑功能、算术功能以及寄存器功能。
altera cyclone系列器件命名规则-回复“Altera Cyclone系列器件命名规则”Altera Cyclone系列器件是FPGA（现场可编程门阵列）产品系列，由Intel 的Altera公司设计和生产。
FPGA被广泛应用于各种领域，例如通信、嵌入式系统、工业自动化等。
Cyclone系列器件采用了低功耗和高性能的设计理念，以满足各种应用的需求。
本文将详细介绍Cyclone系列器件的命名规则，并逐步解释各个部分的含义。
Cyclone系列器件的命名规则主要由以下几个部分组成：器件系列、产品系列、器件类型、速度等级和封装类型。
下面我们将依次解释这些部分的含义。
首先是器件系列。
Cyclone系列器件通常分为几个不同的系列，每个系列有不同的特点和适用范围。
目前，常见的Cyclone系列器件有Cyclone IV、Cyclone V和Cyclone 10等。
不同的系列代表了不同的硬件平台和技术架构，这些差异会对器件的性能和功耗产生影响。
接下来是产品系列。
在每个Cyclone系列中，会有不同的产品系列，每个产品系列包含了一系列具体的器件型号。
例如，Cyclone IV系列中有Cyclone IV E、Cyclone IV GX和Cyclone IV GT等产品系列。
不同的产品系列在外设资源、性能指标等方面会有差异，以满足不同应用场景的需求。
器件类型是命名规则的第三部分。
Cyclone系列器件可以分为多种不同的类型，例如E、GX、GT等。
这些类型代表了不同的功能特性或技术实现。
例如，Cyclone IV E型器件主要用于通用应用，Cyclone IV GX型器件则支持高速串行通信接口，Cyclone IV GT型器件则具备更高的信号处理和通信带宽等特性。
速度等级是命名规则的第四部分。
Cyclone系列器件的速度等级用数字和字母表示，例如5、6、7和8等。
速度等级关联着器件的工作频率和性能指标，数字越大表示器件的性能越高、速度越快。
