PCB设计之阻抗控制的走线细节举例

PCB阻抗原理深度剖析及实际应用PCN阻抗原理及知识应用01深度好文，建议分享收藏！我们做电子设计，遇到高速电路时会遇到很多问题，也会有很多新名词，比如：过冲，下冲，时延，阻抗，反射等，经过我的反复思考与研究，得到一些心得，跟大家一起分享。

随着信号传送速度迅猛的提高和高频电路的广泛应用，对印刷电路板也提出了更高的要求。

印刷电路板提供的电路性能必须能够使信号在传输过程中不发生反射现象，信号保持完整，降低传输损耗，起到匹配阻抗的作用，这样才能得到完整、可靠、精确、无干扰、噪音低的传输信号。

在高速数字电路的PCB设计上，我们设计的产品不管是用到DDR2，还是DDR3内存，不管是PCIE差分还是SATA传输，都用到了高速PCB设计技术，而我们所设计的PCB用了阻抗控制技术后，基本上没有出现是PCB问题跑不通的情况。

要理解高速信号的设计知识，先要从一些基础电子知识说起。

01基础知识导体中的自由电子在电场的作用下定向移动形成电流。

电流方向只是物理学中约定俗成的一个规定,物理上规定电流的方向是正电荷的定向移动的方向或者负电荷的定向移动的反方向。

电流的速度不是电子运动速度，而是电场的速度。

图1：PA6000功率分析仪的电磁抗扰度测试图2：定向移动的电子02电场的传播速度与介质有关电信号的传播速度是与导体周围的介质介电常数有关的，电信号在真空中（指导体周围比较大的范围内都是真空）的传播速度是光速3*10^8 m/s,换算为30 cm/ns 。

在其它的介质中，它的传输速度是不一样的，如果相对介电系数是 Er ，则传播速度为 30/Er^0.5。

例如，在水中，水的相对介电系数是80，所以，传播速度约是真空中的1/9 ，即：30/80^0.5 = 3.35 cm/ns。

在PCB中，FR4的相对介电系数约为4，所以，传播速度是真空中的一半，即：30/4^0.5 = 15 cm/ns。

03传输线的特征阻抗是什么传输线的特征阻抗，又称为特性阻抗，是我们在进行高速电路设计的时候经常会提到的一个概念。

高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。

以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。

系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。

为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。

1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。

以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。

关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。

国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。

这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。

1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。

前言为保证信号传输质量、降低EMI干扰、通过相关的阻抗测试认证,需要对PCB 关键信号进行阻抗匹配设计。

本设计指南是综合常用计算参数、电视机产品信号特点、PCB Layout实际需求、SI9000软件计算、PCB供应商反馈信息等,而最终得出此推荐设计。

适用于大部分PCB供应商的制程工艺标准和具有阻抗控制要求的PCB板设计。

一、双面板阻抗设计100欧姆差分阻抗推荐设计①、包地设计:线宽、间距 7/5/7 mil地线宽度≥20mil信号与地线距离6mil,每400mil内加接地过孔;②、不包地设计:线宽、间距 10/5/10mil差分对与对之间距离≥20mil(特殊情况不能小于10mil建议整组差分信号线外采用包地屏蔽,差分信号与屏蔽地线距离≥35mil(特殊情况不能小于20mil。

90欧姆差分阻抗推荐设计①、包地设计:线宽、间距 10/5/10mil地线宽度≥20mil信号与地线距离6mil或5mil,每400mil内加接地过孔;②、不包地设计:线宽、间距 16/5/16mil差分对与对之间距离≥20mil建议整组差分信号线外采用包地屏蔽,差分信号与屏蔽地线距离≥35mil(特殊情况不能小于20mil。

要领:优先使用包地设计,走线较短并且有完整地平面可采用不包地设计;计算参数:板材FR-4,板厚1.6mm+/-10%,板材介电常数4.4+/-0.2,铜厚1.0盎司(1.4mil阻焊油厚度 0.6±0.2mil,介电常数 3.5+/-0.3图1 包地设计图2 不包地设计二、四层板阻抗设计100欧姆差分阻抗推荐设计线宽、间距 5/7/5mil差分对与对之间距离≥14mil(3W准则注:建议整组差分信号线外采用包地屏蔽,差分信号与屏蔽地线距离≥35mil(特殊情况不能小于20mil。

90欧姆差分阻抗推荐设计线宽、间距 6/6/6mil差分对与对之间距离≥12mil(3W准则要领:在差分对走线较长情况下,USB的差分线建议两边按6mil的间距包地以降低EMI风险(包地与不包地,线宽线距标准一致。

两层板（双面板）如何控制50欧特性阻抗的设计技巧我们都知道，在射频电路的设计过程中，走线保持50欧姆的特性阻抗是一件很重要的事情，尤其是在Wi-Fi产品的射频电路设计过程中，由于工作频率很高（2.4GHz或者5.8GHz），特性阻抗的控制就显得更加重要了。

如果特性阻抗没有很好的控制在50欧姆，那么将会给射频工程师的工作带来很大的麻烦。

什么是特性阻抗?是指当导体中有电子”讯号”波形之传播时，其电压对电流的比值称为”阻抗Impedance”。

由于交流电路中或在高频情况下，原已混杂有其它因素(如容抗、感抗等)的”Resistance”，已不再只是简单直流电的”欧姆电阻”(OhmicResistance)，故在电路中不宜再称为”电阻”，而应改称为”阻抗”。

不过到了真正用到”Impedance阻抗”的交流电情况时，免不了会造成混淆，为了有所区别起见，只好将电子讯号者称为”特性阻抗”。

电路板线路中的讯号传播时，影响其”特性阻抗”的因素有线路的截面积，线路与接地层之间绝绿材质的厚度，以及其介质常数等三项。

目前已有许多高频高传输速度的板子，已要求”特性阻抗”须控制在某一范围之内，则板子在制造过程中，必须认真考虑上述三项重要的参数以及其它配合的条件。

两层板如何有效的控制特性阻抗？在四层板或者六层板的时候，我们一般会在顶层（top）走射频的线，然后再第二层会是完整的地平面，这样顶层和第二层的之间的电介质是很薄的，顶层的线不用很宽就可以满足50欧姆的特性阻抗（在其他情况相同的情况下，走线越宽，特性阻抗越小）。

但是，在两层板的情况下，就不一样了。

两层板时，为了保证电路板的强度，我们不可能用很薄的电路板去做，这时，顶层和底层（参考面）之间的间距就会很大，如果还是用原来的办法控制50欧姆的特性阻抗，那么顶层的走线必须很宽。

例如我们假设板子的厚度是39.6mil(1mm)，按照常规的做法，在Polar中设计，如下图线宽70mil，这是一个近乎荒谬的结论，简直令人抓狂。

随着通信科技的不断提升，必然对PCB的要求也有了相应的提高，传统意义上PCB已受到严峻的挑战，以往PCB的最高要求open&short从目前来看已变成PCB的最基本要求，取而代之的是一些为保证客户设计意图的体现而在PCB上所体现的性能的要求，如阻抗控制等。

在过去几年之中，控制阻抗的PCB迹线已经开始从纯粹的专家应用转变为更加普及的应用,到目前为止有“阻抗”控制的PCB已广泛的应用于：SDH、GSM、CDMA、PC、大功率无绳电话、手机等，同时也为国防科技提供了相当数量的PCB。

本文结合我所在PCB 设计过程中的阻抗控制经验，围绕PCB迹线的阻抗控制，从下面五个方面分别进行了讨论。

一、PCB迹线的阻抗控制简介二、传输线特性阻抗三、实现阻抗控制的传输线配置方式四、传输线阻抗计算中的有关问题五、传输线阻抗控制典型应用总结一PCB迹线的阻抗控制简介PCB上的阻抗控制电信和计算机设备操作的速度和切换速率正在不断增长。

尽管在低频情况下，这是一个可以忽略的物理规律，但现在却需要严肃考虑了。

现代PCB上处理器时钟速度和组件切换速度的提高意味着组件间的互连路径（例如PCB迹线：PCB trace）不能再视为简单的导线。

实际应用中快速切换速度或高频（即数字边际速度超过1ns或者模拟频率大于300MHz）的PCB迹线必须视为传输线--其电子特性必须由 PCB 设计厂商来控制的信号线。

就是说，为了稳定和可预测的高速运行，PCB迹线和PCB绝缘物的电子特性必须得到控制。

PCB 迹线的关键参数之一就是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。

这是一个有关迹线物理尺寸（例如迹线的宽度和厚度）和PCB底板材质的绝缘物厚度的函数。

PCB迹线的阻抗由其电感和电容电抗决定。

实际情况中，PCB传输线路通常由一个导线迹线、一个或者多个参考层和绝缘材质组成。

传输线路，即迹线和板材构成了控制阻抗。

PCB通常采用多层结构，并且控制阻抗也可以采用多层方式来构建。

环测威官网：/阻抗控制技术在高速数字电路设计中非常重要，其中必须采用有效的方法来确保高速PCB 的优异性能。

PCB上高速电路传输线的阻抗计算及阻抗控制•传输线上的等效模型图1显示了传输线对PCB的等效影响，这是一种包括串联和多电容，电阻和电感（RLGC 模型）的结构。

串联电阻的典型值在0.25至0.55欧姆/英尺的范围内，并且多个电阻器的电阻值通常保持相当高。

随着PCB传输线中增加的寄生电阻，电容和电感，传输线上的总阻抗被称为特征阻抗（Z 0）。

在线直径大，线接近电源/接地或介电常数高的条件下，特征阻抗值相对较小。

图3示出了具有长度dz的传输线的等效模型，基于该模型，传输线的特征阻抗可以推导为公式：。

在这个公式中，L“传感线”是指传输线上每个单位长度的电感，而C是指传输线上每个单位长度的电容。

环测威官网：/在上面的公式中，Z 0表示阻抗（欧姆），W表示线的宽度（英寸），T表示线的粗细（英寸），H表示到地面的距离（英寸），是指衬底的相对介电常数，t PD是指延迟时间（ps / inch）。

•传输线的阻抗控制布局规则基于上述分析，阻抗和信号的单位延迟与信号频率无关，但与电路板结构，电路板材料的相对介电常数和布线的物理属性有关。

这一结论对于理解高速PCB和高速PCB设计非常重要。

而且，外层信号传输线的传输速度比内层传输速度快得多，因此关键线布局的排列必须考虑这些因素。

阻抗控制是实现信号传输的重要前提。

但是，根据传输线的电路板结构和阻抗计算公式，阻抗仅取决于PCB材料和PCB层结构，同一线路的线宽和布线特性不变。

因此，线路的阻抗在PCB的不同层上不会改变，这在高速电路设计中是不允许的。

本文设计了一种高密度高速PCB，板上大多数信号都有阻抗要求。

例如，CPCI信号线的阻抗应为650欧姆，差分信号为100欧姆，其他信号均为50欧姆。

根据PCB布线空间，必须使用至少十层布线，并确定16层PCB设计方案。

由于电路板的整体厚度不能超过2mm，因此在堆叠方面存在一些困难，需要考虑以下问题：1）。

PCB 阻抗控制设计说明随着PCB 信号切换速度不断增长，当今的PCB 设计厂商需要理解和控制PCB 迹线的阻抗。

相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。

在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz 时控制迹线阻抗。

PCB 迹线的关键参数之一是其特性阻抗 (即波沿信号传输线路传送时电压与电流的比值) 。

印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB 设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。

这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。

阻抗控制阻抗控制(eImpedance Controling) ，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。

故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为“阻抗控制”。

PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。

影响PCB 走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。

PCB 阻抗的范围是25 至120 欧姆。

在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。

迹线和板层构成了控制阻抗。

PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。

但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定：信号迹线的宽度和厚度迹线两侧的内核或预填材质的高度迹线和板层的配置内核和预填材质的绝缘常数PCB 传输线主要有两种形式：微带线( Microstrip )与带状线( Stripline )。

微带线( Microstrip )微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数Er 线路板的表面之上，以电源或接地层为参考。

PCB设计之阻抗控制的走线细节举例1.走线的宽度和间距：走线的宽度和间距会直接影响走线的阻抗。

通常情况下，走线的宽度越宽，阻抗越低。

为了控制阻抗，可以在设计软件中使用特定的规则来指定走线的宽度和间距。

例如，对于常见的50欧姆的阻抗控制要求，可以将规则设置为适当的走线宽度和间距。

2.层数的选择：在高速信号传输中，层数的选择也会影响阻抗。

较高的层数可提供更多的走线空间，有助于降低阻抗。

因此，为了阻抗控制，可以选择适当的层数。

在多层PCB设计中，内层走线的间距和宽度也需要综合考虑，以保持阻抗的一致性。

3.地平面的设计：在PCB设计中，地平面的设计是控制阻抗的关键。

地平面应尽可能地平整，并且与走线保持一定的距离。

这样可以减少地平面与走线之间的互电容和互电感，从而提高阻抗的一致性。

为了实现这一点，可以在地平面上设置一些小孔，用于连接不同地层，从而提高地层的连贯性。

4.走线的形状和拐角：走线的形状和拐角也会影响阻抗。

通常情况下，直线和圆弧形的走线对阻抗控制较好，而直角拐弯较差。

在需要进行90度拐角的情况下，可以使用斜角拐弯来减小阻抗的变化。

此外，走线的形状和转角也会对电磁兼容性（EMC）产生影响，在设计时需要综合考虑。

5.信号层和电源/地层的分离：为了阻抗控制，信号层和电源/地层应尽可能地分离。

这样可以减少信号层与电源/地层之间的互电容和互电感，从而提高阻抗的一致性。

在多层PCB设计中，可以选择在信号层之间插入电源/地层，建立一个电源平面或地平面来提供均匀的分布。

6.终端匹配：终端匹配是一种常用的阻抗控制技术。

通过在信号线的起始和终止位置添加合适的电阻、电容等元件，可以达到匹配信号线的阻抗。

例如，可以在信号线的终止位置添加电阻，以匹配信号线和负载之间的阻抗。

终端匹配可以在设计中通过网络分析软件来实现。

综上所述，PCB设计中的走线细节对于阻抗控制至关重要。

通过选择适当的走线宽度和间距、层数、设计合理的地平面、走线的形状和拐角以及合理的终端匹配，可以实现阻抗的一致性，提高信号传输的质量和稳定性。

PCB阻抗控制一、双层板阻抗控制1.总厚度：0.4mm2.3.总厚度：0.4mm。

4.差分线宽7.5mil，间距6mil，阻抗值100欧姆。

5.6.总厚度：0.8～0.9mm7.8.总厚度：35.3*0.0254＝0.8~0.9mm。

9.单端线55mil，阻抗值50欧姆。

10.11.总厚度：1.6mm12.13.总厚度：1.6mm。

14.微带线125mil线款, 阻抗值50欧姆。

15.16.总厚度：1.6mm17.18.总厚度：23.2*0.0254＝1.6mm。

19.单端线100mil，阻抗值50欧姆。

20.21.总厚度：1.5mm22.23.总厚度：1.5mm。

24.差分线11mil，间距6mil,阻抗值100欧姆。

25.26.总厚度：2.0mm27.28.总厚度：80.5*0.0254＝2.0mm。

29.单端线128mil，阻抗值50欧姆；差分线线宽14mil间距8mil，阻抗值100欧姆。

二、四层板阻抗控制1.总厚度：0.6mm2.3.说明：L2、L3为信号层，L2层目标控制线周围，及对应的L3位置都铺地！4.L1、L4为大面积铺地层。

5.总厚度：24.4*0.0254＝0.6mm。

6.单端线5mil，阻抗值47.5欧姆；D=20MIL。

7.8.总厚度：0.7mm9.10.总厚度：27*0.0254＝0.7mm11.共面波导线宽6.8mil,间距s＝10.6，阻抗值50欧姆。

12.13.总厚度：1.4mm14.15.板厚： 1.4mm。

16.顶层和底层(共面波导模型)：30MIL 线宽，间隙s=18mil,阻抗值50欧姆。

17.18.总厚度：1.6mm19.20.板厚：62*0.0254=1.6mm。

21.顶层和底层：22.单端线宽5.3mil，阻抗值65欧姆；23.单端线宽34mil，阻抗值20欧姆；24.差分线宽7mil间距10mil，阻抗100欧姆。

25.总厚度：2.1mm26.本结构对应1到2层有盲孔；1到3层有盲孔。