基于cd4046锁相环的数字频率合成器电路设计

《通信电子线路》课程项目实施报告题目(选题号)：锁相频率合成器的设计和制作(C)二〇一六年五月十六日一、项目要求：采用集成芯片 CD4046 和可预制数分频器芯片等制作一个锁相频率合成器电路。

二、设计要求：1、输出频率范围：100KHz---300kHz2、频率间隔： 10kHz3、输出频率点数： 21个4、频率稳定度：<10-55、输出信号：方波或正弦波三、设计思想：原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f2=f3/N=f4 故 f3=Nf2 (f2为基准频率)当N变化时，或者N/M变化时，就可以得到一系列的输出频率f3。

图1原理框图（一）、标准信号源的设计方法一：采用无源晶振起振<CD4049引脚图>：<信号源发生器电路图>：采用CMOS CD4049:六反相缓冲器转换器和1M晶振以及电容电阻组成1MHz振荡器。

工作原理：1M晶振等效为电感，与C1，C2组成电容三点式振荡电路；非门和R1实现一个NPN的三极管。

5404非门必需要一个电阻，不然它处于饱和截止区，而不是放大区，R1相当于三极管的偏置作用，让5404处于放大区域，那么5404就是一个反相器，这个就实现了NPN三极管的作用，NPN三极管在共发射极接法时也是一个反相器。

如下图所示：一个正弦振荡电路要振荡的条件，①起振系统放大倍数大于1，这个容易实现，②相位满足2nπ，与晶振振荡频率相同的很小的振荡就被放大了。

接下来主要讲解这个相位问题：5404因为是反相器，也就是说实现了180°移相，那么就需要C1，C2和Y1实现180°移相就可以，而当C1，C2，Y1形成谐振时，能够实现180移相。

cD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V －18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz 下功耗仅为600μW，属微功耗器件。

编辑本段功能CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

编辑本段图形简介图3图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。

从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。

从图中还可知，fout不一定是对称波形。

对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50%（即方波），这样才能使锁定范围为最大。

相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。

它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。

它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。

一. 实验目的1．加深对锁相环基本工作原理的理解。

2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。

3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。

二、实验使用仪器1．NE564锁相和调频实验板2．200MHz泰克双踪示波器3. FLUKE万用表4. 射频信号发生器5. 低频信号源三、实验原理本实验采用的是锁相环来实现调频的功能，锁相环是由鉴相器( PD)、环路滤波器( LF)和电压控制振荡器( VCO)三个基本部件组成。

它它它是一个相位误差控制系统，它将参考信号与输出信号之间的相位进行比较，产生相位误差电工作原理压来调整输出信号的相位，以达到与参考信号同频的目的。

锁相环的构成框图鉴相器是相位比较器，用来比较输入信号与压控振荡器输出信号的相位，输出电压对应于这两个信号相位差的函数。

环路滤波器是滤除高频分量及噪声，以保证环路所要求的性能。

压控振荡器受环路滤波器输出电压的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相同，使得VCO输出信号的相位和输入信号的相位保持某种特定的关系，达到相位锁定的目的。

*判断环路是否锁定的方法在有双踪示波器的情况下，开始时环路处于失锁状态，加大输入信号频率，用双踪示波器观察压控振荡器的输出信号和环路的输入信号，当两个信号由不同步变成同步，且时，表示环路已经进入锁定状态。

锁相调频电路在普通的直接调频电路中，振荡器的中心频率稳定度较差，而采用晶体振荡器的调频电路，其调频范围又太窄。

采用锁相环的调频器可以解决这个矛盾。

锁相调频原理框图如下图所示锁相调频原理图 正如上面锁相调频原理图所示，实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外。

使压控振荡器的中心频率锁定在稳定度很高的晶振频率上，而随着输入调制信号的变化，振荡频率可以发生很大偏移。

这种锁相环路称载波跟踪型PLL ，本实验中使用的锁相环是NE564。

NE564内部压控振荡器的最高工作频率是50MHz ，从图10-5的逻辑框图中可以看到，NE564的内部包含一个限幅放大器，对外部的输入信号进行限幅放大，抑制寄生调幅，内部还包含压控振荡器和相位比较器。

串行通信中使用CD4046实现数据的频率调制和解调黄海容　黄继武　代少伟　余　进　汪　涛(武汉大学电信学院,武汉,430072)摘　要　介绍用CD4046锁相环实现串行数据通信中信号频率调制和解调的电路原理,以及使用施密特触发器对解调波形进行整形、复原数字信号的电路和原理。

该电路可用于不同计算机间的通信或对信号进行检测。

关键词　串行通信　锁相环　调频　解调　施密特触发器1.　引　言串行数据通信主要用于数据的远距离传送。

当以基带方式进行数字信号传输时,由于方波脉冲含有较丰富的高频分量,普通的通信电缆的频率特性相对较差,所以传送的波形会发生畸变,引起误码。

在这种传输方式下,按RS-232接口的通信方式所能传输的最大距离约为30米,通信速率低于20kbps。

如果将被传送的数字信号进行调制和解调,就可实现远距离通信。

这种调制是在发送端将数字信号按某种方式调制成模拟正弦波信号,而解调是在接收端将模拟正弦波信号还原为数字信号。

本文具体介绍用CD4046实现的数据调频和解调。

2.　信号的调频原理和调频电路信号调频方式的实现电路图如图1所示。

串行口发送端TXD发送的数字信号经R3接到运算放大器LM324的“-”输入端,而LM324的“+”输入端接参考电压。

参考电压值由R1和R2的比值调节,本电路为2.5V。

放大器的放大量由R4和R3的比值决定,本电路为1/5。

当发送端发送的数字信号为0V和5V 时,LM324的输出端A点的电位对应为3V 和2V。

A点电压信号直接送到锁相环CD4046中压控振荡器(VCO)的输入端。

放大器的作用是调节压控振荡器的输入信号电压,从而改变压控振荡器的输出频率。

4046图1　信号调制电路图图2　波形:(a)发送信号波形; (b)A点信号波形;(c)B点信号波形的5脚禁门接低电平,使压控振荡器正常工作。

输出端B 点输出信号瞬时频率X B (t )如下式[1]:X B (t )=X 0+$X(1)式中:X 0是压控振荡器工作在2.5V 时的信号输出频率,由C 1和R 5综合决定。

锁相频率合成器的设计
锁相频率合成器是一种电子设备，用于产生高精度、稳定的时钟信号。

它的设计基于锁相环（PLL）的原理，能够将输入的参考时钟信号锁定到输出时钟信号的频率，从而实现精确的频率合成。

锁相频率合成器的基本组成包括相锁环、参考时钟源、振荡器、分频器、相位检测器和控制电路等部分。

其中，相锁环是核心部件，其工作原理为将参考时钟信号和振荡器输出的信号进行比较，通过相位检测器不断调整振荡器的频率和相位，使其与参考时钟信号同步。

在设计锁相频率合成器时，需要考虑多种因素，如稳定性、相位噪声、抖动、锁定时间、输入输出频率范围等。

为了实现高精度的频率合成，通常会采用高品质的元器件和优化的电路设计，同时还需要进行严格的测试和调试。

锁相频率合成器广泛应用于通信、测量、计算机和工业控制等领域，为各种设备和系统提供高精度的时钟信号支持。

随着技术的不断进步，锁相频率合成器的设计也在不断升级和完善，以满足更加严格的应用需求。

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CD4046CD4046引脚图锁相环芯片CD4046原理及特性过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。

从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。

从图中还可知，fout不一定是对称波形。

对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。

它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。

它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。

对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。

如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。

在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。

cd4046原理CD4046是一种常用的集成电路，用于频率锁定环路和相位比较器。

它由一个VCO（Voltage Controlled Oscillator）和两个相位比较器组成。

我们来了解一下CD4046的基本原理。

CD4046是一种锁相环（PLL）电路，它可将输入信号锁定在特定的频率上。

PLL是一种负反馈控制系统，它通过调整输出信号的相位和频率来与输入信号保持一致。

CD4046的输入信号经过一个相位比较器与VCO的输出信号进行比较，然后通过一个滤波器对比较结果进行平滑处理，最后输出给VCO进行频率调整。

CD4046中的相位比较器有两个，分别为相位比较器1和相位比较器2。

相位比较器1用于锁定输入信号的相位，相位比较器2用于锁定输入信号的频率。

相位比较器1的输出信号经过一个低通滤波器来获得一个平均值，然后输入给VCO进行频率调整。

相位比较器2的输出信号则直接输入给VCO进行相位调整。

CD4046中的VCO是一个电压控制的振荡器，它的频率可以通过控制输入信号的电压来调整。

VCO的输出信号经过一个分频器后又反馈给相位比较器1和相位比较器2，形成一个闭环控制系统。

当输入信号的频率与VCO的输出频率不一致时，相位比较器1和相位比较器2会产生不同的输出信号，通过调整VCO的频率和相位，使得两个输入信号保持一致。

CD4046的频率锁定环路具有很多应用。

一种常见的应用是频率合成器，它可以将一个稳定的参考信号通过CD4046锁定在所需的频率上，用于无线电调谐器和通信系统中。

另一种应用是相位比较器，它可以用于数字通信系统中的时钟恢复和数据同步。

总结一下，CD4046是一种用于频率锁定环路和相位比较器的集成电路，它通过相位比较器和VCO的组合来实现输入信号的锁定。

CD4046广泛应用于无线电调谐器、通信系统和数字通信系统等领域。

通过对CD4046的深入了解，我们可以更好地理解和应用这一集成电路。

摘要在现代电子技术的设计与开发过程中，特别是在通信、雷达、航空、航天以及仪器仪表等领域,都需要进一步提高一系列高精度、高稳定度的频率源的频率精度。

这样，一般的振荡器已经无法满足各种应用的发展要求，而晶体振荡器的性能虽然比较好,但其频率单一，或只能在极小的范围内进行微调。

锁相环是一个相位误差控制系统。

它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。

本课题给出一种以单片集成PLL芯片74HC4046为核心，并通过AT89C51 单片机对74HC4046进行控制来实现锁相频率合成器的设计方法，设计一个由单片机、定时计数器及单片集成锁相环路组成的可编程控制频率合成器。

本文在介绍了74HC4046芯片的内部功能结构的基础上，探讨了锁相频率合成器的基本原理和工作特性,给出了74HC4046的锁相频率合成器的硬件电路结构和软件程序设计方法。

该设计经仿真测试证明,锁相效果良好,结构精简，性能可靠。

关键词:74HC4046； AT89C51；频率合成器AbstractIn the design and development process of modern electronic technology, especially in communication, radar, aviation, aerospace, instrumentation and other fields, are needed to further improve the precision offrequency frequency source is a series of high precision, high stability. In this way, the oscillator has beenunable to meet the development requirements of various applications, while the performance of crystaloscillator is good, but the single frequency, or only in the context of minimal fine-tuning.Phase locked loop is a phase error control system. It compares the input signal and the output signal of the oscillator phase difference, thereby generating an error control signal to adjust the frequency of the oscillator, in order to achieve thesame frequency and phase with the signal input.This topic is to design a composed of single-chip, timing counter and monolithic integrated PLL Programmable control frequency synthesizer, so the design process will involve a phase locked loop, frequency synthesizer and the microcontroller knowledge. This paper presents a monolithic integrated PLL chip 74HC4046 as the core, and through the AT89C51 MCU to control 74HC4046 to realize the design method of PLL frequency synthesizer. In this paper the basicfunctional structure of chip of 74HC4046, discusses the basic principle and working characteristics of PLL frequency synthesizer, the hardware structure andsoftware design method of PLL Frequency Synthesizer Based on 74HC4046 is given. The design of the simulation test, the lock-in effect is good, simple structure, reliable performance.Key words:74HC4046; AT89C51; frequency synthesizer目录摘要 (I)Abstract (II)1绪论 (1)1.1 设计背景及意义 (3)1.2 锁相环频率合成器综述 (3)2基于单片机的锁相环频率合成器方案设计与论证 (4)2.1 课题研究的内容与要求 (4)2.2 方案的设计与选择 (4)2.3 设计原理 (5)2.3.1 锁相环基本原理 (6)2.3.2 锁相频率合成器的基本原理 (8)3 基于单片机的锁相环频率合成器设计方案 (10)3.1 硬件系统的设计 (10)3.1.1 74HC4046 (10)3.1.2 CD4522 (15)3.1.3 LCD1602 (16)3.1.4 AT89C51单片机 (18)3.2 软件系统设计 (22)3.2.1 软件系统主程序流程图 (22)3.2.2 键盘扫描流程图 (23)3.2.3 脉冲计数流程图 (24)4 电路仿真 (25)4.1 仿真软件介绍 (25)4.1.1 proteus (25)4.1.2 Keil编译软件 (26)4.2 硬件电路仿真 (27)4.2.1 锁相环模块 (27)4.2.2 4522分频器模块 (28)4.2.3 单片机模块 (29)4.2.4 显示及按键模块 (30)结论 (31)致谢 (32)参考文献 (33)附录 (34)附录A High Speed Digital Hybrid PLL Frequency Synthesizer (34)Abstract (34)INTRODUCTION (34)DH-PLL synthesizer (35)Simulation results and discussion (36)Conclusion (37)REFERENCES (37)附录B 高速数字混合锁相环频率合成器 (37)摘要 (38)1简介 (38)2.DH-PLL合成器 (38)3 仿真结果与讨论 (39)4 结论 (39)参考文献 (40)附录C 程序代码 (40)附录D 仿真结果 (44)1绪论锁相环路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统，它在无线电技术的各个领域得到了很广泛的应用。