实验二时序电路的设计及显示
一、实验目的：
1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。
2．会电路图输入方法和VHDL语言方法输入的混合使用。
二、硬件要求：
1．GW48EDA/SOPC+PK2实验系统。
三、实验内容及预习要求：
1．计数器（counter）：
计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。
（1）同步计数器：
同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型：
count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图：
图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形
引脚锁定：
工作模式：模式1 clk0:4HZ clk2: 8HZ clk0:4096HZ
（2）异步计数器
同样的道理，异步计数器是指计数器的复位、置位与时钟不同步。例2-2为带时钟使能的异步4位二进制加法计数器的VHDL模型：
counta是一个带时钟使能的异步4位二进制加法计数器，计数范围0～F。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动加1，实现加计数功能。图S2-2为带时钟使能的异步4位二进制加法计数器的仿真波形图：
图S2-2 带时钟使能的异步4位二进制加法计数器的仿真图形
引脚锁定：
工作模式：模式1 clk0:4HZ clk2: 8HZ clk0:4096HZ
2．八位数码扫描显示电路设计
图S2-3所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、 (8)
选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
图S2-3 8位数码扫描显示电路
对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG 的8个段分别与PIO49、PIO48、…、PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引脚图参考图s2-3。将GW48EDA系统左下方的拨码开关全部向上拨，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编
译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。图S2-4为八位数码扫描显示电路设计的仿真波形图：
图S2-3
图S2-4 8位数码扫描显示电路的仿真图形
引脚锁定：
3．编一个简单的从0-59轮换显示十进制数的电路。
要求：
(1)输入的时钟用CLK表示（时钟频率<2HZ）；
(2)系统具有复位功能，复位引脚用RESET表示；
(3)输出的七段代码引脚分别用A、B、C、D、E、F、G表示；
(4)采用计算机仿真查看设计能否满足要求；
从0-59轮换显示十进制数的电路VHDL模型：
图S2-5为0-59轮换显示十进制数的电路的仿真波形图：
图S2-5 0-59轮换显示十进制数的电路的仿真图形
引脚锁定：
工作模式：模式2 clk0:28HZ clk2169HZ
引言 人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。 1 设计技术要求 （1）项目名称：十进制同步计数器的设计 （2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) （3）供电电源：5V （4）输入要求：异步清除，CMOS电平 （5）进行原理图设计，并完成电路的仿真 （6）版图设计，完成LVS一致性检验，生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤： ①建立最简原始状态图。 ②确定触发器级数，进行状态编码。 ③用状态装换卡诺图化简，求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型，求驱动方程。 ⑥画逻辑图。
同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。
数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。
b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动
时序电路的基本分析与设计方法
时序逻辑电路 时序逻辑电路——电路任何一个时刻的输出状态不但取决于当时的输入信号,还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路的逻辑功能可用逻辑表示式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示,这些表示方法在本质上是相同的,能够互相转换。 一、时序电路的基本分析和设计方法 (一)分析步骤 1．根据给定的时序电路图写出下列各逻辑方程式: (1)各触发器的时钟方程。(2)时序电路的输出方程。(3)各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程,求得各触发器的次态方程,也就是时序逻辑电路的状态方程。 3．根据状态方程和输出方程,列出该时序电路的状态表,画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。【例1】分析时序电路
(1)时钟方程:CP CP CP CP ===012 输出方程:n n Q Q Y 21= 驱动方程:?? ? ??======n n n n n n Q K Q J Q K Q J Q K Q J 202001011212 (2)求状态方程 JK 触发器的特性方程:n n n Q K Q J Q +=+1 将各触发器的驱动方程代入,即得电路的状态方程: ?? ???=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212 (3)计算、列状态表 n n n n n n n n Q Q Y Q Q Q Q Q Q 2 12 100 1 1112=?????===+++ (4)画状态图及时序图
实验九Moore型同步时序逻辑电路的分析与设计 22920132203686 薛清文周2下午实验 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.D，JK触发器的特性机器检测方法。 2.掌握时序逻辑电路的测试方法。 3.了解时序电路自启动设计方法。 4.了解同步时序电路状态编码对电路优化作用。 二．实验原理： 二、 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态 实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。 第十六单元时序逻辑电路 （8学时——第49～56学时） 主要容：时序逻辑电路的分析与设计 教学重点：时序逻辑电路的分析与设计方法 教学难点：时序逻辑电路的设计 教学方法：启发式教学、探究式教学 教学手段：实验、理论、实际应用相结合 第一部分知识点 一、时序电路概述 时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点 任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。 2、分类 按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moore型（输出仅与电路现态有关）电路。 二、时序电路的分析 1、分析步骤 （1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）。 （2）求出电路的状态方程（各触发器的状态表达式） （3）计算得出电路工作状态表 （4）画状态图及时序图 （5）分析电路功能 2、分析举例 分析时序电路 （1）时钟方程CP0=CP1=CP2=CP 输出方程n n n Q Q Q Y 1 2 = 驱动方程n Q J 2 =、n Q K 2 =，n Q J 1 =、n Q K 1 =，n Q J 1 2 =、n Q K 1 2 =（2）状态方程 将J、K代入JK触发器特征方程n n n Q K Q J Q+ = +1得各触发器状态方程： n n Q Q 2 1 = +、n n Q Q 1 1 = +、n n Q Q 1 1 2 = + （3）计算得到状态表 现态次态输出 n Q 2 n Q 1 n Q 1 2 | n Q+1 1 + n Q1 + n Q Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 （4）画状态图及时序图 （5）逻辑功能 这是一个有六个工作状态的同步工作电路，属Moore型电路。 （6）有效态和无效态 实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 5.2 时序逻辑电路的设计方法 本次重点内容： 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）1．根据设计要求，设定状态，确定触发器数目和类型。画出状态转换图。 2．状态化简 前提：保证满足逻辑功能要求。 方法：将等价状态（多余的重复状态）合并为一个状态。 3．状态分配，列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定 2n≥N>2n–1 4．画状态转换卡诺图，求出状态方程、输出方程 选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）将状态方程和触发器的特性方程进行比较→驱动方程。 5．根据驱动方程和输出方程画逻辑图。 6．检查电路有无自启动能力。 如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。 二、同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。 解：设计步骤 （1）根据设计要求，设定状态，画状态转换图。 七进制→7个状态→用S0，S1，…，S6表示 状态转换图如下所示： （2）状态化简。 本例中7个状态都是有效状态。 （3）状态分配，列状态转换编码表。 根据式2n≥N>2n–1，→ N＝7，n＝3，即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 （4）选择触发器的类型，求出状态方程，驱动方程和输出方程。根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为： Y= Q2n Q1n 时序逻辑电路分析例题 1、分析下图时序逻辑电路。 解: 1、列出驱动方程:111==K J 1//122Q A AQ K J +== 2、列出状态方程: 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得: /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程: 21//2/1Q Q A Q AQ Y += 4、列出状态转换表: (1)当A=1时: 根据:/1*1Q Q =;21/2/1*2Q Q Q Q Q +=;/2/1Q Q Y =得: (2)当A=0时: 根据:/1*1Q Q =;2/1/21*2 Q Q Q Q Q +=;21Q Q Y =得 : 5、画状态转换图: 6、说明电路实现的逻辑功能: 此电路就是一个可逆4进制(二位二进制)计数器,CLK 就是计数脉冲输入端,A 就是加减控制端,Y 就是进位与借位输出端。当控制输入端A 为低电平0时,对输入的脉冲进行加法计数,计满4个脉冲,Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时,对输入的脉冲进行减法计数,计满4个脉冲,Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路,试写出驱动方程、状态方程,画出状态图,说明该电路的功能。 解:驱动方程 ?? ?=⊕=1010K Q X J n ???=⊕=11 1K Q X J n 状态方程 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 1J 1K C1 1J 1K C1 1 Q 0 Q CP X Z =1 =1 =1 & FF 1 FF 0 1 1 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。 2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 第1题： 设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。 答案 输入数据作为输入变量，用X 表示；检测结果为输出变量，用Y 表示。 设电路没有输入1以前的状态为0S ,输入一个1状态为1S ，连续输入两个1后的状态为2S ，连续输入3个1以后的状态为3S 。状态转换图为： 求得触发器的输入方程为：X K XQ J ==101; 1;010==K Q X J 输出方程：1XQ Y = 画出逻辑图 第2题： 试用JK 触发器和门电路设计一个同步七进制计数器。 答案 因为七进制计数器需要有7个不同的状态，所以需要用三个触发器组成。根据题目要求画出状态转换图： 卡诺图为： 从卡诺图得到的状态方程为： 驱动方程为： 设计得到的逻辑电路图为： 第3题：设计一“011”序列检测器，每当输入011码时，对应最后一个1，电路输出为1。答案 画出原始状态图（或称转移图） 输入端X：输入一串行随机信号 输出端Z：当X出现011序列时，Z=1；否则Z=0 选用T 触发器 表达式为： T 触发器的驱动方程为： 第4题： 用JK 触发器设计时序逻辑电路，状态表如下所示： n n Q Q 01 Y Q Q n n /1 11++ A=0 A=1 00 01/0 11/0 01 10/0 00/0 10 11/0 01/0 11 00/1 10/1 答案 所要设计的电路由4个状态，需要用两个JK 触发器实现，求得JK 触发器的激励方程为：100==K J 011Q A K J ⊕== 输出方程：01Q Q Y = 由输出方程和激励方程画电路 A B C D 1/0 0/0 0/0 1/1 0/0 0/0 1/0 1/0 011XQ Q T +=000XQ Q X T +=0 1Q XQ Z =011XQ Q T +=0 00XQ Q X T +=0 1Q XQ Z = “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 时序逻辑电路分析例题 1、 分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2/1Q Q Y =得： （2）当A=0时： 根据：/1*1Q Q =；2/1/21*2 Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 输出方程 ()01Q Q X Z ⊕= 1、 状态转换表，如表所示。状态转换图，略。 CP X Z 1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。 它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。 2.用JK 要求电路能够自启动。 3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0. 4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数 5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。 6.用隐含表化简法化简表1所示的原始状态表。并设计电路。 表1 7.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。 表2 8.求出下表所示的激励函数和输出函数表达式，并画出电路。分别用D触发器J-K 9. “1111”序列检测器。当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。设计电路。 10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。试列出其原始状态表，并设计电路。 11．用d触发器设计模8计数器 12．用d触发器设计模10计数器，要求能自启动。 实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型： count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1); 时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能 74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程； 时序电路设计中的ABEL-HDL语言 ABLE-HDL语言是一种硬件描述语言，其可以很好地描述数字逻辑的功能，前面已经介绍了组合逻辑电路的设计，从中我们可以看出用语言来描述电路是简单、直观、简练的，但由于时序电路有别于组合逻辑电路，其电路功能更加复杂，这就决定了时序电路的描述比组合逻辑电路具有更多的语句加以说明，下面列出了有关时序电路的点扩展及常用的关键字： 点扩展功能举例 .FB 寄存器反馈信号Q:=Q.FB+1 .D D触发器输入Q1.D=A&B .J,.K JK触发器的J,K输入Q2.J=A;Q2.K=B; .AR 异步清零Q.AR=CR .CLR 同步清零Q.CLR=CR .CLK 时钟输入Q.CLK=CLK 关键字含义举例 IF THEN ELSE 假如…则…否则… IF EN==1 THEN Q:=Q.FB+1 ESLE Q:=0 WHEN THEN ELSE 当…则…否则… when ctr then q:=q.fb+1 esle q:=q.fb-1 CASE 选择性语句case a=1:2;A=2:3;A=3:4 GOTO 转移语句goto 2 EQUATIONS 逻辑表达式逻辑表达式的开始 TRUTH_TABEL 真值表真值表的开始 STATE_DIAGRAM 状态图状态图的开始 TEST_VECTORS 测试向量测试向量的开始 @REPEAT 重复指示字@REPEAT 5;重复进行5次 简单说明： 1.这里的关键字仅是前面组合逻辑电路部分的补充，并不是ABEL-HDL语言的全部； 2.点掮主要用于时序电路，在前面GAL、PAL的内部电路可以看出其内部没有JK触发器的形式，而在时序电路广泛使用到JK触发器，其是通过D触发器的变型得到。 时序电路的语言描述 时序电路与组合逻辑电路一样，其也可以由原理图来表示，这里主要着重讲一下语言描述方面的内部，原理图的设计与组合逻辑电路一样，仅设计时注意在使用GAL电路时，只能设计为同步时序电路，并且仅有一个外部的时钟输入端。 ◆逻辑方程式 时序电路的逻辑方程式与组合逻辑电路相似，但在使用赋值语句是有所区别，即寄存器的输出赋值时其变量后面须加上“：”，如D触发器的特征方程表示为： Q:=D 并且只有寄存器的输出赋值时才使用，而其它变量赋值与组合逻辑一致。下面是一个10进 时序逻辑电路 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 一、时序电路的基本分析和设计方法 （一）分析步骤 1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 【例1】分析时序电路 （1）时钟方程：CP CP CP CP ===012 输出方程：n n Q Q Y 21= 驱动方程：?? ???======n n n n n n Q K Q J Q K Q J Q K Q J 202001011212 （2）求状态方程 JK 触发器的特性方程：n n n Q K Q J Q +=+1 将各触发器的驱动方程代入，即得电路的状态方程： ?????=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212 时序逻辑电路的设计 一、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1片74LS90和1片与非门设计一个5进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2.实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能 74LS90是二－五－十进制异步计数器。 （1）R9(1)=R9(2)=“1”，Q3Q2Q1Q0=1001，置9； （2）R0(1)=R0(2)=“1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000,置0； （3）计数脉冲由CP0端输入，输出由Q0端引出，即得二进制计数器； （4）计数脉冲由CP1端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器；（5）将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表； Step 3：根据状态转换表，分离出各触发器输出量Q 0~Q m （m=1、2、3…）、输出 变量Y的卡诺图并化简，得到各个触发器的状态方程； 第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=?e 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3 Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。 A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 2 12 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。同步时序逻辑电路的习题 数字逻辑
实验二 时序逻辑电路的设计[1]
单元15-时序逻辑电路
实验十 Moore型同步时序逻辑电路的分析与设计
时序逻辑电路的设计方法
时序逻辑电路分析举例
同步时序逻辑电路的分析方法
时序逻辑电路设计题
同步时序逻辑电路分析与设计
时序逻辑电路分析举例
时序电路设计举例
实验二时序电路的设计及显示
时序逻辑电路设计
时序电路设计
时序电路的基本分析与设计方
时序逻辑电路设计
时序逻辑电路课后答案
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