5 锁存器和触发器

锁存器、触发器、寄存器和缓冲器一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。

锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。

（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。

锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。

锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。

应用场合：数据有效迟后于时钟信号有效。

这意味着时钟信号先到，数据信号后到。

在某些运算器电路中有时采用锁存器作为数据暂存器。

缺点：时序分析较困难。

不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC（专用集成电路）设计中应该说比ff（触发器）要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。

（用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一）优点：面积小。

锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。

latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。

二、触发器触发器（Flip-Flop，简写为FF），也叫双稳态门，又称双稳态触发器。

是一种可以在两种状态下运行的数字逻辑电路。

触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。

当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。

⑴ 当E=0时(使能端无效)： 无论D为何值，与门 被封住，G3=G4=0，基本 RS锁存器保持原态不变。 ⑵ 当E=1时(使能端有效)： G3G4门被打开，输入信号进入基本RS锁存器。
G 4 1 S S D, G 3 1 R R S D,
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三、逻辑门控D锁存器真值表(功能表)
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因此，要绝对禁止 R、S锁存器在E到来时 工作在S和R同时为1的 场合。可以用约束条件 R S 0 来规范。
5、假定E=0(使能端无效) 无论S、R为何值，G3G4=0，锁存器被封闭， G1G2的状态不改变，输出保持原态不变。 Q n 1 Q n
Qn+1 = Qn
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三、逻辑门控RS锁存器真值表(功能表)
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三、真值表（功能表）
S 0 0 1 1
R 0 1 0 1
Q
n 1
Q n 1
锁存器状态 保持不变
Qn
Qn
0 1 0
1 0 0
臵0 臵1
不确定(禁用)
四、时序波形分析(不考虑逻辑门的延迟时间)
Qn 0 设锁存器的初始状态
绘图方法：根据R、S输入波形和设定的初态，再 对照电路的功能表直接绘出。
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六、 集成基本RS锁存器
一、CMOS集成锁存器(CC4044)
CC4044芯片集成了四个由与非门组成的 锁存器，其功能与前述的相同，仅是增加了具 V 有三态特点的传输门。
DD
1、CC4044的功能图 EN为使能端(片选信号端) 当EN=1时，芯片工作， 当EN=0时，为高阻态。
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2、CC4044的真值表（功能表）
E 0 1 1 1 1
S × 0 0 1 1

《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q

555时基电路工作原理概述：555时基电路是一种集成电路，常用于产生精确的时间延迟、脉冲宽度调制、频率分频和多谐振荡等应用。

本文将详细介绍555时基电路的工作原理及其相关参数和特性。

一、555时基电路的基本原理：555时基电路由比较器、RS触发器、RS锁存器和输出驱动器组成。

其基本原理如下：1. RS触发器：555时基电路的核心是一个RS触发器，由两个交叉耦合的双稳态触发器构成。

RS触发器有两个输入端(S和R)和两个输出端(Q和Q')。

当S=0，R=1时，Q=1，Q'=0；当S=1，R=0时，Q=0，Q'=1；当S=0，R=0时，Q和Q'保持原状态。

2. 比较器：555时基电路的比较器用于将输入电压与内部参考电压进行比较，以确定RS触发器的状态。

3. RS锁存器：555时基电路的RS锁存器用于锁存RS触发器的状态，以保持输出稳定。

4. 输出驱动器：555时基电路的输出驱动器将RS触发器的状态转换为输出信号。

二、555时基电路的工作模式：555时基电路有三种基本工作模式：单稳态触发器模式、自由运行多谐振荡模式和单稳态触发器与多谐振荡器混合模式。

1. 单稳态触发器模式(Monostable mode)：在单稳态触发器模式下，555时基电路可以产生一个精确的时间延迟脉冲。

当输入一个触发脉冲时，输出会在一定时间后保持高电平，然后恢复为低电平。

这个时间延迟由外部电容和电阻决定。

具体工作原理如下：- 当触发脉冲输入时，555时基电路的RS触发器被置于SET状态，输出Q=1，Q'=0。

- 同时，电容开始充电，电压逐渐增加。

- 当电容电压达到2/3 Vcc时，比较器检测到这个电压并将RS触发器置于RESET状态，输出Q=0，Q'=1。

- 输出保持在RESET状态直到电容电压通过外部电阻放电至1/3 Vcc。

- 一旦电容电压低于1/3 Vcc，RS触发器恢复到SET状态，输出Q=1，Q'=0，完成一个脉冲输出。