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第5章 锁存器与触发器

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第5章 锁存器与触发器

第5章 锁存器与触发器

《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q

第五章 触发器

第五章 触发器

图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP

D

Q

n
Q n 1

0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法

第5章 触发器

第5章 触发器
Q=1时，CP=1期间，主触置0，CP=0后，从触置0。
山东大学(威海)机电与信息工程学院 邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式， 并化简为最简形式，即特 性方程
山东大学(威海)机电与信息工程学院 邹晓玉 17
为适应单输入信号的需要，电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
山东大学(威海)机电与信息工程学院 邹晓玉 18
例：已知电平触发的SR触发器的输入信号波形，画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
山东大学(威海)机电与信息工程学院 邹晓玉 19
CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间，出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器， CP=1期间，输入信号仍 直接控制触发器输出端 状态。 CP=1时，S、R状态多次 变化，触发器输出状态随 着变化，触发器的抗干扰 能力较差。
0
1
1
0
1
0

5、触发器

5、触发器
R D = 1， D = 0 S
RD = SD = 1
0
１
RD = 1 SD =
D锁存器的定时图 74HC/HCT373: 8D锁存器 4.典型集成电路
5.3 触发器的电路结构和工作原理
E 锁存器：（高）电平响应 锁存器在E为低电平时，不接受输入激励信号，状态保持不变； 当E为高电平时，锁存器接受输入激励信号，状态发生转移。 在E＝1且脉冲宽度较宽时，锁存器输出状态将随着输入信号 的变化出现连续不停的多次翻转。如果要求每来一个E脉冲锁
RDSD Qn 0 1 00 × × 01 0 0 11 0 1 10 1 1
图5-1-3
基本触发器卡诺图
特征方程：
由于S D和R D同时为0又同时恢复为 时，状态Q n1是不确定 1 的，所以输入信号S D和R D应满足S D R D = 1。
３、状态转移图 描述触发器状态变化及其相应输入条件的一种图形。
( 3) 当 R = 0， S = 0时，锁存器状态保持不 变，说明锁存器
具有保持功能。 ( 4) 当 R = 1， S = 1时，则Q = 0，Q = 0。
此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触 发器最终稳定状态也不能确定。约束条件：SR=0
存 器仅翻转一次，则对钟控信号约定电平的宽度有极其苛刻
的要求。为了避免多次翻转，必须采用其他的电路结构。 触发：在时钟脉冲作用下的电路状态刷新。 CP 上升沿触发 CP 下降沿触发
主要的三种电路结构:主从触发器、维持阻塞触发器、 利用传输延迟的触发器。
5.3.1 主从触发器
1.工作原理
主锁存器 D
1.逻辑门控D锁存器

锁存器和触发器

锁存器和触发器
E
CP
CP
2、双稳态存储单元电路
介稳态
G1 1 Q
稳态 0 0
稳态 1 1
G2 1 Q
双稳态的物理模型
双稳态存储单元电路
VI1
G1 1
VO1
Q
VI2
1 G2 VO2
Q
第一种稳态： Q=0，Q =1； 第二种稳态： Q =0. Q=1，
3、锁存器
3.1 SR锁存器
（1）基本SR锁存器（或非门）
R G1 ≥1 Q
数字电路 --锁存器和触发器
1、锁存器与触发器
相同点：
都具有0和1两个稳定状态，一旦状态被确定，就能自行保持，即 长期存储一位二进制码，直到通过外部信号的作用才有可能改变。
不同点：
锁存器---对脉冲电平敏感，它们 可以在特定输入脉冲电平作用下改 变状态。 触发器---对脉冲边沿敏感的存储电 路，其状态只有在被称作时钟脉冲 的上升沿或下降沿的变化瞬间才能 改变。
L L H H L L ×
DN
L H L* H* ×
内部锁存 器状态
L H L H ×
输出 QN
L H L H 高阻
锁存和读锁存器 锁存和禁止输出
L L H
传输门电路及其工作原理
C TP VI/VO +5V 0V TN C VO/VI
C VI/VO TG C VO/VI
CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成，如图所示。 TN和TP是结构对称的器件，它们的漏极和源极是可互换的，因而传输门的输入和输出 端可以互换使用，即为双向器件。
1 G2 Q
E=1时的等效电路： C =0,C=1 G1 TG1导通 1 D Q TG2断开 TG1

数字电路第五章锁存器和触发器

数字电路第五章锁存器和触发器

Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。

锁存器与触发器习题与参考答案

第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。

（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。

（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。

（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。

（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。

（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。

（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。

（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。

锁存器和触发器-精品文档


4.基本SR锁存器的应用举例
例 运用基本SR锁存器，消除机械开关振动引起的脉冲。
解：机械开关接通时，由于振动会 使电压或电流波形产生“毛刺”， 如图5.1.2所示。 利用基本SR锁存器的记忆作 用可以消除上述开关振动所产 生的影响，开关与基本SR锁存 器的连接方法如图5.1.3所示。
5V 1K
5V R
Q 1 称1状态 Q1 ,Q0称1状态， 互补信号输出端，
双稳态电路的特点
（ 1 ）次态不仅与输入信号状态有关，而且与电 路的现态有关。 （ 2 ）电路具有两个稳定状态，在无外来触发信 号作用时，电路将保持原状态不变。 （ 3 ）在外加触发信号有效时，电路可以触发翻 转，实现置0或置1。 （ 4 ）在稳定状态下两个输出端的状态和必须是 互补关系，即有约束条件。
1
1
0
1
1
不变
工作原理
Q SQ Q RQ
③R=1、S=1时：
锁存器保持原有状态不变，
即原来的状态被触发器存 储起来，这体现了锁存器 具有记忆能力。 禁止出现 ④R=0、S=0时： 两个输出都为1，不符 合锁存器的逻辑关系。
R 0
0
S 0
1
Q 不定
0
1 0 1 并且由于与非门延迟时间不可能完全相等，在两输入端 1 1 不变 基本 RS锁存器的约束条件R+S=1 的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。
③R=0、S=0时：
锁存器保持原有状态不变，即原来的状态被锁存 器存储起来，这体现了锁存器具有记忆能力。
禁止出现 ④R=1、S=1时： 两个输出都为0，不符 合触发器的逻辑关系。 R
并且由于或非门延迟时间不可能完 全相等，在两输入端的0同时撤除后， 将不能确定触发器是处于1状态还是0状 态。 0 0 1 1

数字电子技术基础第5章锁存器与触发器PPT课件

按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
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04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。

第五章 锁存器和触发器


Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
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(3) CLK=1期间 CLK1=1、CLK2=0，主锁存器处于工作状态， 从锁存器保持，所以触发器的状态仍然保持不变。
FF1
FF2
S
1S
Qm
1S
Qs
Q
CLK1
C1
CLK2 C1
R
1R
1R
Q'
CLK
《数字电路与逻辑设计》
(4) CLK下降沿到来时 主锁存器将由工作转为保持，保持CLK下降沿 到来瞬间主锁存器的状态；从锁存器开始工作，将 主锁存器的状态Qm传递给QS，因此触发器的状态 是在时钟下降沿到来瞬间更新的。
上式在CLK=1时成立。
S=1
R=0
门控锁存器的状 态转换图如右图所
S=0
0
R=´
1
S=´
C
R=0
示。
S=0
R=1
《数字电路与逻辑设计》
门控锁存器的图形符号如下图所示，其中C1 为时钟输入端。时钟C1框外无“○”表示锁存器
在时钟高电平期间工作，有“○”表示锁存器在时
钟低电平期间工作，同时将锁存器工作期间时钟的
SR锁存器/触发器 D锁存器/触发器 JK触发器 按照动作特点分类
门控锁存器 脉冲触发器 边沿触发器
按照存储数据的原理分类
静态触发器：电路状态自锁； 动态触发器：栅电容存储电荷。
《数字电路与逻辑设计》
1. 基本锁存器
最基本的存储电路为双稳(Bi-Stable)电路，如 下图所示，由两个反相器交叉耦合构成。
《数字电路与逻辑设计》
5.2 门控锁存器
当数字系统中有多个存储单元时，我们希望能 够协调这些存储单元的动作，使它们能够同步工作， 这就需要给存储单元引入控制信号。
协调存储单元工作的控制信号称为时钟 (Clock)或时钟脉冲(Clock Pulse)，用CLK或CP表 示。为了便于描述，将时钟信号的一个周期划分为 低电平、上升沿、高电平和下降沿四个阶段，如下 图所示。
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
《数字电路与逻辑设计》
2. 锁存器逻辑功能的描述方法
锁存器的次态不但和输入信号有关，而且和现 态有关，所以锁存器的次态是输入信号和现态的逻 辑函数，即
Q*=F(SD, RD, Q) （由与非门构成的锁存器） 或Q*=F(SD, RD, Q) （对于或非门构成的锁存器）
既然锁存器的次态是逻辑函数，就可以用逻辑 函数的表示方法——真值表（特性表）、函数表达 式（特性方程）、卡诺图和波形图表示。
《数字电路与逻辑设计》
下面对由与非门构成的SR锁存器进行分析。
(1) 当SD=1、RD=1时，锁存器相当于双稳电 路，由反馈回路维持原来的状态不变，Q*=Q；
(2) 当SD=0、RD=1时，Q*=1，即在输入信号 SDRD=01的作用下，锁存器的次态为1；
(3) 当SD=1、RD=0时，Q*=0，即在输入信号 SDRD=10的作用下，锁存器的次态为0；
将SD称为置1(Set)输入端，RD称为置0(Reset) 输入端。
(4) 当SD=0、RD=0时，Q*和Q*同时为1，是 一种错误的状态！因此，对于由与非门构成的SR锁 存器，在正常应用的情况下，不允许SD和RD同时 有效！
《数字电路与逻辑设计》
采用同样的方法对由或非门构成的SR锁存器 进行分析，可得：
D
S
1S
Q
CLK
C1
R
1R
Q'
将S=D、R=D代入门控SR锁存器的特性方程 即可得到D锁存器的特性方程为
Q*=S+RQ=D+(D)·Q=D+D·Q=D 上式在CLK=1时成立。
《数字电路与逻辑设计》
由D锁存器的特性方程可以推出：当CLK为高 电平时，若D=0则Q*=0；若D=1则Q*=1，因此门控 D锁存器只具有置0和置1两种功能，其状态转换图 和图形符号如下图所示。
电平称为有效电平。
1
0
S
1S
Q
1
S=´
CLK
C1
R=0
R
1R
Q'
0
1
由于门控SR锁存器在时钟脉冲有效电平期
间，两个输入信号同时有效时仍然会导致锁存器状
态错误。因此，门控SR锁存器同样需要遵守SR=0
的约束条件。
《数字电路与逻辑设计》
为了消除约束，需要对门控SR锁存器进行改 进。第一种改进思路让两个输入信号R和S互为相 反，即取R=S，如下图所示。改进后的锁存器不再 是SR锁存器，称为D锁存器。
解：高电平有效的门控D锁存器在CLK为高电 平期间工作，Q*=D，在CLK为低电平期间不工 作，保持原来的状态。因此，锁存器的输出Q和Q 的电压波形如右下图所示。
CLK CLK
OO DD OO QQ
OO Q' Q'
OO
CLK CLK
t tOO DD
t tOO QQ
t tOO Q' Q'
t tOO
tt tt tt tt
双稳电路有两个 稳定状态。若将反相
G1 (vi1)
器G1的输出vO1命名为
Q，则G2的输出vO2为
Q，定义Q=0、Q=1为
vO1 (Q)
电路的0状态，Q=1、
Q=0为电路的1状态。 (vi2) 由于双稳电路没有
G2
vO2 (Q')
输入端，所以无法改变或控制它的状态，其状态由
链路构成瞬间门电路的状态决定。
《数字电路与逻辑设计》
2) 特性方程（函数表达式） 由与非门构成的锁存器的卡诺图如下图所示：
SD RD
Q 00 01 11 10 0× 1 0 0
1× 1 1 0
化简可得 Q*=(SD)+RD·Q=SD+RD·Q
其中两个输入信号SD和RD应满足SD+RD=1的约束 条件。
《数字电路与逻辑设计》
为了提高可靠性，我们希望存储电路在一个时 钟周期内只在脉冲的边沿进行一次状态更新。
只在时钟边沿瞬间工作的存储电路称为触发器 (Flip-Flop)。相应地，将在时钟有效电平期间工作 的存储电路称为锁存器。
《数字电路与逻辑设计》
触发器的实现方法之一是采用主从式结构。主 从式SR触发器的电路结构如下图所示，将两级门 控SR锁存器级联，第一级称为主(Master)锁存器， 时钟CLK1=CLK；第二级称为从(Slave)锁存器，时 钟CLK2=CLK。
《数字电路与逻辑设计》
5.3 脉冲触发器
门控锁存器在时钟有效电平期间始终处于工作 状态，输入信号的任何变化随时可能引起锁存器输 出状态的改变，因此门控锁存器受干扰而产生误动 作的概率大。
另外，由于门控锁存器的工作时间长，所以无 法构成移位寄存器和计数器这两类基本的时序逻辑 器件，因此在应用上有很大的局限性。
CLK2 C1
R
1R
1R
Q'
CLK
《数字电路与逻辑设计》
(2) CLK上升沿到来时 主锁存器开始工作，接收输入S和R信号，根 据逻辑功能更新Qm的状态；从锁存器从工作转为 保持，触发器保持CLK=0期间的状态不变。
FF1
FF2
S
1S
Qm
1S
Qs
Q
CLK1
C1
CLK2 C1
R
1R
1R
Q'Βιβλιοθήκη CLK《数字电路与逻辑设计》
《数字电路与逻辑设计》
若将双稳电路中的反相器扩展为二输入与非门 或者或非门，就可以构成两种基本的锁存器(Latch)， 如下图所示，称为SR锁存器。
将输入信号作用前锁存器所处的状态定义为现 态(Current State)，用Q表示，将输入信号作用后 锁存器所处的状态定义为次态(Next State)，用Q* 表示。
由于门控D锁存器在时钟有效电平期间输出始 终跟随输入信号发生变化，因此称为“透明的”D 锁存器。
《数字电路与逻辑设计》
【例5-1】对于高电平有效的门控D锁存器，已知时 钟CLK和输入信号D的电压波形如下图所示。画出 在时钟CLK和输入信号D的作用下锁存器的输出Q 和Q的电压波形。假设锁存器的初始状态为0。
(1) 当SD=0、RD=0时，锁存器相当于双稳电 路，Q*=Q（保持功能）；
(2) 当SD=1、RD=0时，Q*=1（置1功能）； (3) 当SD=0、RD=1时，Q*=0（置0功能）； (4) 当SD=1、RD=1时，Q*和Q*同时为0，这个 状态同样是错误的，所以对于或非门构成的SR锁存 器，在正常应用的情况下，不允许SD和RD同时有 效！ 两种基本 SR锁存器的 图形符号如右 图所示。
由或非门构成的锁存器的卡诺图如下图所示：
化简可得
Q*=SD+RD·Q 其中两个输入信号 SD和RD应满足SDRD=0的 约束条件。
SDRD Q 00 01 11 10
00 0 × 1
11 0 × 1
从上面两个函数式可以看出，由与非门构成的 锁存器和由或非门构成的锁存器具有相同的特性方 程，而且其约束条件也是等价的。因此，今后不用 再区分锁存器具体的电路形式，可以直接应用其特 性方程进行分析和设计。
此外，锁存器的功能还可以用状态转换图和激 励表表示。
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1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×