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基于FPGA的FIR数字滤波器设计摘要:文章介绍了CSD编码和流水线技术,将它们运用到VHDL语言编程中,设计了一个16阶8位输入17位输出的线性相位结构FIR数字滤波器,仿真结果符合要求。
最后比较了两种方法的使用在硬件资源和系统处理速度上的优缺点。
有限冲激响应(FIR数字滤波器和无限冲激响应(IIR数字滤波器广泛应用于数字信号处理系统中。
IIR数字滤波器方便简单,但它相位的非线性,要求采用全通网络进行相位校正,且稳定性难以保障。
FIR滤波器具有很好的线性相位特性,使得它越来越受到广泛的重视。
This article introduces CSD coding and production line technique, will they use to VHDL language programming, design of a 16th order 8-bit input 17 output of linear phase FIR digital filters, structural simulation results accord with the requirement. Last two methods were compared, the use of the system hardware resources and processing speed on the advantages and disadvantages. Finite impulse response (FIR digital filters and infinite impulse response (IIR digital filters widely used in digital signal processing system. IIR digital filter convenience simple, but it phase of the nonlinear requirements adopts full ventilation network phase calibration, and stability difficulty safeguards. FIR filters have very good linear phase characteristic, making it more and more extensive attention.关键词:FIR数字滤波器;线性相位;CSD编码;流水线技术1.引言数字滤波在图像处理、语音识别和模式识别等数字信号处理中占有重要地位。
1、F PGA技术简介现场可编程门阵列FPGA是80年代末开始使用的大规模可编程数字IC器件，它充分利用EDA技术进行器件的开发与应用。
用户借助于计算机不仅能自行设计自己的专用集成电路芯片，还可在计算机上进行功能仿真和时序仿真，及时发现问题，调整电路，改进设计方案。
这样，设计者不必动手搭接电路、调试验证，只需短时间内在计算机上操作即可设计出与实际系统相差无几的理想电路。
而且，FPGA器件采用标准化结构，体积小、集成度高、功耗低、速度快，可无限次反复编程，因此成为科研产品开发及其小型化的首选器件，其应用极为广泛。
3.1 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。
FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。
3.2 FIR滤波器特点1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I/O引脚。
FIR滤波器设计1项目背景1.1FIR和IIR滤波器FIR（Finite Impulse Response）Filter：有限冲激响应滤波器，又称为非递归线性滤波器。
FIR滤波器，顾名思义，其脉冲响应由有限个采样值构成。
长度（抽头数）为N、阶数为N−1的FIR系统的转移函数、差分方程和单位冲激响应分别如下列三式所示。
图510IIR（Infinite Impulse Response）Filter：无限冲激响应滤波器，又称为递归线性滤波器。
FIR相对与IIR来说，具有如下的优点：可以具备线性相位特性线性相位的概念：如果滤波器的N个实值系数为对称或者反对称结构，该滤波器具有线性相位。
W(n)=±W(N−1−n)W(n)=±W(N−1−n)线性相位的特性：通过线性相位滤波器的信号的所有频率部分具有相同的延迟量。
易于设计但FIR也有自身的缺点：同样指标的滤波器，FIR需要更多的参数，即实现时消耗更多的计算单元，产生更大的延迟。
1.2FIR滤波器的原理信号通过一个FIR滤波器其实就是信号与FIR滤波器的系数进行卷积（即乘累加）的过程。
我们以一个简单信号模型为例，了解一下FIR波形器的原理。
现在有三组信号，分别是：信号1：低频信号，即在时域上变化慢的信号，其输入先后为11112222。
信号2：直流信号，其输入先后为1111111。
信号3：高频信号，即在时域上变化快的信号，其输入先后为12121212。
简单的滤波器模型低通滤波器：11信号1与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：111 1.5222。
可以看到，低频信号经过低通滤波器后，各个点仍然保持了其形状，而且在1变成2时，还变平缓了。
信号2与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：1111111。
可以看到，直流信号与输入的信号完成相同。
信号3与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：1.5 1.5 1.5 1.5 1.5 1.51.5。
编号：__________基于FPGA实现FIR数字滤波电路的设计及应用（最新版）编制人：__________________审核人：__________________审批人：__________________编制单位：__________________编制时间：____年____月____日车辆在动态称重时，作用在平台上的力除真实轴重外，还有许多因素产生的干扰力，如：车速、车辆自身谐振、路面激励、轮胎驱动力等，给动态称重实现高测量造成很大困难。
若在消除干扰的过程中采用模拟方法滤波，参数则不能过大，否则将产生过大的延迟导致不能实现实时处理，从而造成滤波后的信号仍然含有相当一部分的噪声。
所以必须采用数字滤波消除干扰。
FIR滤波的原理及实现本文采用FIR数字滤波，其原理如公式1所示。
Y（n）=（1）其中h（k）为系统滤波参数，x（n）为采集的信号，Y （n）为滤波后的输出信号。
FIR滤波器的h（n）0≤n≤N-1H（z）=（2）在本文中N=17。
由于h（n）具有对称性质，即：h（n）=h（N-1-n）（n=0，1，。
..，（N-1）/2）（3）这样就可以把FIR滤波器设计成具有线性相位。
利用这一情况，可以得到的乘法结构，需要（N+1）/2次乘法，仅是级联或并联结构所需次数的一半，因此，实际应用中多采用此方法。
我们选用17点的FIR滤波算法，这样实现 FIR卷积运算需要执行9次乘法和16次加法。
为了实现数据的实时处理，需要在20ms内完成这个卷积运算，如果选用单片机89C51（12M晶振）则无法实现。
所以我们选用了Altera公司的FLEX10K20。
FLEX10K系列是工业界个嵌入式的PLD，采用重复可构造的CMOSSRAM工艺，把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时也结合了众多可编程器件的优点来完成普通门阵列的宏功能。
具有高密度、低成本、低功率等特点。
图1硬件结构框图硬件设计由于我们选用的AD1674芯片转换时间为10ms，而所设计的电路每隔20ms启动转换，所以有足够的时间完成模数转换。
毕业论文设计题目基于FPGA的FIR数字滤波器设计摘要FIR（Finite Impulse Response，FIR）数字滤波器被大量的运用因为其良好的特性属于数字信号处理的基本模块之一。
在工程实践中，我们对信号处理的实时性和灵活性有很高的要求，而己有的一些软件和硬件实现方式则难以同时达到这两方面的要求。
本文研究了基于FPGA的FIR数字低通滤波器的设计及实现，其主要工作如下:(1)以FIR数字滤波器的基本理论为依据，在MATLAB上通过等波纹逼近法计算得出滤波系数，并分析其幅频、相频特性判断是否满足要求。
(2)在FPGA的设计中，采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用Verilog语言和原理图输入两种设计技术进行了各个功能模块的设计，并用MATLAB、QuartusII软件进行了仿真。
最终完成了FIR数字滤波器的系统设计。
(3)将设计的64阶的FIR低通滤波器下载FPGA(EP2C5T114C8N)芯片中后，用示波器观察到设计结果符合要求，证明了所设计的FIR数字滤波器功能正确。
且其结果也表明了FPGA来实现FIR滤波器，既具有实时性，又有一定的灵活性。
关键词：FIR数字滤波器；MATLAB；可编程逻辑器件；模块化算法Abstractthe FIR digital filter is used form any practical applications for its g ood linear phase character, and it provide an important function in digital signal processing design. In engineering practice, there is always a real-time and flexible requirement for signal processing. However, software and hardware techniques available for implementation are difficult to meet the demand for the two aspects in the same time.(1) With the basic theory of FIR digital filters for basis, In MATLAB th rough corrugated approximation method such as calculated filter coefficient , and analyzes the amplitude frequency, phase frequency characteristics det ermine whether meet the requirements.(2) In the FPGA design, the arrangement, modular design thought, the fil ter will be divided into multiple function module, the use of language and Verilog principle chart input two design technology of each function module design, with MATLAB, QuartusII software simulation. Eventually completed t he FIR digital filters system design.(3) Download the 64 order of the design of the low FIR filter into FPGA (EP2C5T114C8N) chip, with an oscilloscope to observe the design result acc ords with a requirement, Show the design of FIR digital filters function co rrectly. And the results also show that the FPGA to achieve FIR filter, hasboth the real-time property, also has the certain flexibility.Keywords:FIR digital filters; MATLAB; Programmable logic device; Modular al gorithm目录第一章研究的背景和意义 ................................................ - 1 -1.1 课题的研究背景.................................................. - 1 -1.2 国外的研究现状.................................................. - 1 -1.3 研究思路........................................................ - 1 -第二章 FIR 数字滤波器 ................................................. - 2 -2.1 数字滤波器概述.................................................. - 2 -2.2 数字滤波器的性能指标............................................. - 3 -2.3 数字滤波器系统结构............................................... - 5 -2.4 线性相位特性..................................................... - 5 -2.5 FIR滤波器的基本结构............................................. - 7 -2.5.1 直接型..................................................... - 7 -2.5.2 级联型.................................................... - 8 -2.5.3 线性相位型结构............................................. - 8 -2.5.4 频率采样型............................................... - 10 - 第三章 FIR数字滤波器设计与仿真........................................ - 11 -3.1 利用MATLAB计算FIR滤波系数..................................... - 11 -3.1.1 emez函数的最优化法...................................... - 11 -3.1.2 量化与量化误差量.......................................... - 15 -3.2 FIR滤波器的各模块设计......................................... - 17 -3.2.1 带噪声信号发生器的设计.................................... - 18 -3.2.2 位移寄存器（延时）、一级求和的设计....................... - 19 -3.2.3 滤波系数模块............................................. - 20 -3.2.4 二级求和与结尾处理模块................................... - 21 - 第四章系统调试 ...................................................... - 24 -4.1 EP2C5T114C8N最小系统电路图.................................... - 24 -4.2 DAC0832原理及电路图............................................ - 24 -4.3 系统调试及结果................................................. - 25 - 结论................................................................. - 27 -致 28第一章研究的背景和意义1.1 课题的研究背景在信号处理领域中，人们在进行信号处理时对速度的要求越来越高。
通常在信号产生、采集、传输过程中产生杂波和噪声，通常需要加入滤波器将干扰无用的噪声或者不需要频段的信号滤除。
数字滤波器和模拟滤波器相比具有更高的精度、信噪比，以及不可比拟的可靠性[1]。
只要适当改变数字滤波程序有关参数，就能方便的改变滤波特性，因此数字滤波使用时方便灵活。
由于在性能、成本、灵活性和功耗等方面的优势，基于FPGA 的信号处理器已广泛应用于各种信号处理领域。
本文正是在此背景下研究基于FPGA 技术，运用DSP Builder 和MATLAB 等软件工具设计工程中实用的FIR 数字滤波器。
1、FIR 数字滤波器设计原理有限长脉冲响应（FIR ）滤波器的系统函数只有零点，除原点外，没有极点，因而FIR 滤波器总是稳定的[2]。
长度为M 的因果有限冲激响应滤波器由传输函数H （z ）描述：1()()M kk H z h k z −−==∑它是次数为M-1的z-1的一个多项式。
在时域中，上述有限冲激响应滤波器的输入输出关系为：1()()()M k y n h k x n k −==−∑其中x(n)是输入采样序列，h(i)是滤波器系数，y(n)表示滤波器的输出序列。
也可以用卷积来表示输出序列y(n)与x(n)、h(n)的关系。
)(*)()(n h n x n y =通常一个长度为M 的有限冲激响应滤波器由M 个系数描述，并且需要M 个乘法器和(M-1)个双输入加法器来实现。
图1中显示了一个典型的直接I型4阶FIR 滤波器，其输出序列y (n)满足下列等式：在这个FIR 滤波器中，总共存在3个延时节，4个乘法单元，一个4输入的加法器。
z -1x (n )h (0)y (n )z -1z-1h(1)h(2)h (3)图1 直接I 型4阶FIR 滤波器模型2、设计方案及设计指标2.1 DSP Builder 设计概述FPGA 的DSP 性能领先的关键是其内在的并行机制，即利用并行架构实现DSP 功能的功能。
目录一设计目的 (2)二设计要求 (2)2.1、基本要求 (2)2.2、提高部分 (3)三设计原理 (3)3.1、线性FIR滤波器原理 (3)3.2 设计分析 (5)3.3 实验结果分析验证提示 (6)3.4 DDS原理简介 (6)四设计思路 (7)4.1基于matlab工具的滤波器系数计算 (8)五设计内容 (10)5.1、寄存器模块 (10)5.2加法器模块 (11)5.3 减法器模块 (14)5.4 乘法器模块 (16)六结果分析 (21)七参考文献 (23)八心得体会 (24)基于FPGA的FIR滤波器的设计一设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将《数字信号处理》、《集成电路原理与应用》和《FPGA系统设计与应用》几门课程融合在一起开设的FPGA综合实验课程设计。
主要从以下两方面考虑：1、设计内容突出FPGA及信号处理的理论和技术的综合应用。
如在数字滤波实验中，要求学生能够熟悉数字滤波器的基本原理，并能运用VHDL语言实现数字滤波。
并采用MATLAB软件实现的结果与运用VHDL实现的仿真结果进行，来验证其正确性。
最后通过实验装置进行硬件实现，并对结果进行综合分析。
2、如何将《数字信号处理》、《集成电路原理与应用》和《《FPGA 系统设计与应用》三门课程有机的结合起来，设计一实际的系统。
由学生在所学知识的基础上，查阅相关资料，自主设计，通过实验装置进行实现，并对结果进行综合分析，寻找最佳设计方案。
希望学生通过完成一个利用FPGA实现信号处理相关的课题的理论设计、程序设计和实验调试任务，提高他们分析解决实际问题的能力。
本设计要求运用课程所学知识，进行算法实现、 Matlab 仿真，VHDL程序设计，FPGA开发平台上调试，加深对FPGA在信号处理知识领域的理解与运用，培养对FPGA系统的开发技能。
二设计要求2.1、基本要求利用所学知识，采用VHDL语言完成FIR滤波器的设计仿真。
基于fpｇa 的f．i．ｒ滤波器设计探讨１。
引言数字滤波在图像处理、识别和模式识别等数字信号处理中占有重要地位.与模拟滤波器相比,数字滤波器可以满足滤波器幅度和相位特性的严格要求,可以克服模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。
有限冲激响应（FIR）滤波器可以保证严格的线性相位。
同时由于其实现结构主要是非递归的,因此FＩＲ滤波器可以稳定工作。
FIR 滤波器被广泛用于**类数字信号处理系统中实现卷积、相关、自适应滤波、正交插值等处理，对于非实时系统和低速采样系统，FＩR 滤波器的运算可在ＣＰU 或DSP 处理器上采用软件实现。
但对于无线通讯、雷达以及控制,甚至信号处理等实时应用,由于FIR 运算计算量过大，采用DSP 软件可能无法实现，因此采用可编程器件便是最好的方法。
XX目前FIＲ滤波器大致有以下几种实现方法：(1）使用单片通用数字滤波器集成电路。
单片通用数字滤波器使用简单方便，但由于字长和阶数的规格较少,不能完全满足实际需要。
虽可采用多片扩展来满足,但会增加体积和功耗，因而在实际中受到一定限制.XX(2）采用DＳP 器件实现.由于有专门的函数可供调用，因此使用ＤSＰ器件设计FIＲ滤波器相对较简单,其应用也最为广泛。
其唯一缺点是程序顺序执行，尽管DSP 器件性能不断提高，但在某些实时性要求极高的场合中受到限制。
（３)采用可编程逻辑器件实现。
随着可编程逻辑器件的容量和速度的不断增加，实现单片系统集成已经成为可能.利用可编程逻辑器件实现FIR滤波器，由于实现的是硬件并行算法,因此特别适用于某些实时性要求高的场合。
２.FIR 滤波器基本原理滤波，顾名思义是对输入信号通过一定的处理得到输出信号,这个处理通常是提取信号中某频率范围内的信号成分，把这种处理的过程称为滤波。
而能实现滤波处理的运算电路或设备就称为滤波器。
数字滤波器是完成信号滤波处理功能的，用有限精度算法实现的离散时间线性非时变系统，其输入是一组数字量,其输出是经过变换的另一组数字量。
学士论文基于FPGA的FIR数字滤波器设计摘要随着公元的第二十一个世纪的到来，今天我们进入了一个科技日新月异的时代。
在现代电子数字系统中，滤波器都以一个不可缺少的身份出现。
其中，FIR数字滤波器又以其良好的线性特性被广泛和有针对性的大量使用。
众所周知，灵活性和实时性是工程实践中对数字信号处理的基本要求。
在以往使用的各种滤波器技术中，不难发现有许许多多的问题。
但是，随着现代计算机技术在滤波问题上的飞跃，派生出一个全新的分支——数字滤波器。
利用可编程逻辑器件和EDA技术，使用FPGA来实现FIR滤波器，可以同时兼顾实时性和灵活性。
基于FPGA的FIR数字滤波器的研究势在必行。
本论文讨论基于FPGA的FIR数字滤波器设计，针对该毕业设计要做的基本工作有如下几点：（一）掌握有限冲击响应FIR（Finite Impulse Response，FIR）的基本结构，研究现有的实现方法。
对各种方案和步骤进行比较和论证分析，然后针对目前FIR数字滤波器需要的特点，速度快和硬件规模小，作为指导思想进行设计计算。
（二）基于硬件FPGA的特点，利用Matlab软件以及窗函数法设计滤波器。
对整个FPGA元件，计划采用模块化、层次化设计思想，从而对各个部分功能进行更为详细的理解和分工设计。
最终FIR数字滤波器的设计语言选择VHDL硬件编程语言。
（三）设计中的软件仿真使用Altera公司的综合性PLD开发软件Quartus II，并且利用Matlab工具进行对比仿真，在仿真的过程中，对比证明，本论文设计的滤波器的技术指标已经全部达标。
关键词：数字滤波器Matlab 可编程逻辑元件模块化算法1绪论1.1本课题研究意义在现代通信信号处理领域中，随着各种精密计算和快速计算的发展对信号处理的实时性、快速性的要求越来越高。
以往的模拟滤波器无法克服电压漂移、温度漂移和噪声等问题，从而带来了许多误差和不稳定因素。
而数字滤波器具有稳定性高、精度高、设计灵活、实现方便等突出优点。
1 系统设计1.1 设计要求设计并制作一个数字幅频均衡功率放大器。
该放大器包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路，其组成框图如图1所示。
图1.1 数字幅频均衡功率放大器组成框图1.2 总体设计方案1.2.1方案论证与比较（1）整体方案选择方案方案一：模拟式幅频均衡功率放大器输入信号经过前置放大并经过带阻网络后，信号的幅度将按照频率的不同而衰减。
为了达到均衡幅频，在带阻网络之后连反向带阻网络，叠加后即可实现幅频均衡。
最后将幅频均衡信号通过低频功放。
模拟式均衡功率放大器避免了大量的软件编程，但是性能不稳定，而且不符合本题目的数字幅频均衡的任务要求。
方案二：基于DSP的数字幅频均衡功率放大器该方案利用DSP对放大、带阻后的信号进行数字处理，A/D采样之后利用FFT对幅值进行乘法补偿，然后进行IFFT转换成时域，再用D/A转换为模拟量，最后利用低频功放进行功率放大。
DSP拥有FFT、IFFT、浮点运算等IP核，可以直接调用，减轻了软件部分的工作量。
但是DSP造价高，兼容性较差。
方案三：基于FPGA的数字幅频均衡功率放大器信号经前置放大、带阻网络后，可对其进行A/D采样，然后利用FFT转换到频域后对各频率的幅值进行补偿，再利用IFFT进行反变换，经D/A 转换成模拟量，然后进行低频功率放大。
本方案利用FPGA进行数字处理以实现幅频均衡。
这种方法成本低，效果好。
鉴于任务要求和实际情况，权衡以上三种方案，本设计采取方案三：基于FPGA的数字幅频均衡功率放大器。
（2）前置放大的方案设计与选择方案一：利用两级OP07 放大，OP07 放大倍数较高，且元件易购得。
但是OP07在频率大约超过10kHz时增益随频率的变化而变化。
方案二：AD603与NE5532 级联放大。
AD603增益高且稳定，NE5532 噪声低，在20Hz-20kHz内增益稳定。
方案选择：对于任务要求，前置放大器应该放大倍数足够大，在20Hz-20kHz的频带内增益稳定。
另外，鉴于输入信号为有效值小于10mV的小信号，放大器应考虑噪声影响。
方案一中OP07在频率范围内增益不够稳定。
方案二可以获得较高的增益，且噪声较小，增益稳定，符合系统要求。
故选用方案二。
（3）A/D 采样电路、D/A 转换电路的选择 根据采样定理，和信号的最高频率 fsmax=20kHz ,求得采样频率fc > 2fmax ，即fc 必须大于40kHz 。
对应采样最小时间T=1/ fc=25 (ns )，我们考虑了AD7810和MAX 148，经过对性能的分析比较，设计选择了转换速度快，转换精度高的MAX148。
实现IFFT 信号模拟输出需要经过D/A 转换电路。
选择时考虑了DAC 0808和TLC 5615两款芯片。
经过实际分析和性能比较，TLC5615可达到10位转换，串行输出，外围电路简单。
所以本系统选择TLC5615。
（5）低频功率放大器电路的设计和选择功率放大器分为甲类、乙类、甲乙类、丙类、丁类放大器。
通常运用的放大器中效率比较：η甲 < η甲乙 < η乙 < η丙 < η丁常用的放大器中理想情况下甲类放大器的最高效率为50%，乙类功放的最高频率为78.5%，丙类功放的最高频率可达85%-90%。
但丙类功放要求特殊形式负载，不适用低频，而甲类放大器达不到效率≥60%的系统要求。
所以本系统选择使用乙类放大器作为低频功放。
实际设计时在电路中引入了反馈电路，试性能有了较好的改善。
由于不能使用MOS 集成功率模块，本设计使用晶体管二极管和分立的大功率MOS 管等元件搭建了引入反馈的乙类推挽功率放大器。
1.2.2 系统组成经过以上各方面的方案论证与分析比较，本设计采用基于FPGA 数字幅频均衡功率放大器的方案。
具体系统框图如图1.2所示。
系统分为前置放大器、带阻网络、FPGA 数字处理模块、功率放大器模块。
前置放大器使用AD603和NE5532级联放大，阻带网络按题目说明焊接，得到频域值，数字幅频均衡部分使用FPGA 技术，先用MAX148进行采样，再利用FFT 原理进行幅频补偿，然后进行IFFT ，经D/A 转换得到信号时域模拟量，再通过功率放大电路完成功率放大。
AD603、NE5532级联 MAX148V i V 1V 2FPGA 数字处理部分输出信号 V o R L V 3图 1.2 基于FPGA 的数字幅频均衡功率放大器系统框图2 单元硬件电路设计2.1 前置放大的设计带阻 网络 A/D转换FFT 幅值补偿前置放大器功率放大器 D/A 转换IFFT题目要求输入信号有效值小于10mV，电压放大倍数不小于400倍，增益A（dB）=20 lg400=52.04（dB），而输入信号频率在20Hz－20kHz，所以要求选用放大器须有足够的增益和增益带宽。
AD603是AD公司推出的一种低噪声且由电压控制的增益放大器。
它提供精确的、可由管脚选择的增益，它的增益是线性变化的,且在温度和电源电压变化时有很高的稳定性,在带宽为9MHz时增益控制电压V G= V C1- V C2(- 500mV ≤V G≤500mV )，理论上增益与增益控制电压的关系:增益A1(dB) = 40V G+ 30(从10dB 到50dB)NE5532的增益计算：增益A2（dB）=20lg（R F/R E） (dB)级联后增益可达： A(dB)= (40V G+ 30)×[20lg（R F/R E）] (dB)而且增益在带宽内可调，信号不失真。
在20Hz-20kHz通频带内衰减小于-1dB。
为了实现输出阻抗为600Ω，在输出端加射级跟随器然后串联600Ω电阻。
前置放大器电路如图2.1所示。
电压增益可由滑动变阻器R4、R3来控制，R4控制V G= V C1- V C2= V C1 – 0= V C1，R3控制 R F/R E ，这样即可实现增益可调。
图 2.1 前置放大电路图2.2 带阻网络的设计根据题目说明1的带阻网络图搭建带阻电路。
为了达到较高的精度，所用电阻精确度均为千分之一，电感电容也精确度较高。
带阻网络电路如图所示。
信号经过带阻网络后时域变为频域，各个频率对应特定的幅值。
其波特图特性为400Hz 左右衰减倍数大，从约400Hz向两侧的衰减倍数逐渐减小。
2.3 A/D采样、D/A转换的电路的设计A/D部分实现模拟信号到数字信号的转换，ADC采用10位的MAX148。
电路图如图附录4.2所示。
在模拟信号输入端加600Ω接地，然后串接射级跟随器。
D/A部分将数字处理部分得到的数字信号转换成模拟信号，芯片采用10位转换、串行输出的TLC5615，外围电路如图附录4.3所示。
2.４功率放大器电路的设计电路如图2.5所示，设计为引入反馈的乙类推挽MOS管功率放大器。
电路的MOS管选用IFR9530和IFR530组成对管使用，NE5532构成电压驱动激励级，功率放大器采用±20V为供电。
因为经过前置放大器、带阻网络、数字幅频均衡后的信号会使Vi放大400倍左右，所以当Vi为5mV时功率放大器前端的输入电压V3约为2V。
功率放大器的负载为R L=8Ω。
功放输出功率：20o L U P R =，电源供给的功率：0D cc c P U I =，功率放大器的效率为：o D P P η=为了实现20Hz-20kHz 带通，在功放前设置高通RC 滤波电路和低通滤波电路。
要求截止频率为20Hz ，由系统函数， ()1CRH z jwCRω=+ ， 22|()|21()RCH z CR ωω==+，1RC ω= ， 1202f Hz RC π== 令 R 约1.5k Ω，可得出电容的大概值。
R 未算入后续电路的阻抗，所以可对C 的值在附近调试。
同理，1202f kHz RCπ==，取R=500k Ω，可得到电容C 的大概值。
因为R 未算入其它阻抗，也可对电容在附近调试。
反馈中电容取120pF 。
图2.2 低频功率放大器电路图3 软件设计FPGA 设计用verilog 语言对其编程，采用 Quartus 的Verilog 编译。
程序分为控制部分 和数字处理部分。
3.1 控制部分的程序设计控制部分的程序主要是分为模数转换和数 模转换两大部分，通过FPGA 来控制A/D 和D/A 电路进行转换。
3.2 数字处理部分的程序设计数字处理部分的程序主要是完成FFT 时频 变换、浮点乘法和IFFT 反变换等功能。
3.3 主程序流程图流程图如右图所示。
4 系统测试4.1 测试使用的仪器 信号发生器 FG708S 数字万用表 UT-52 直流稳压稳流电源 JW-4 型 数字示波器 TDS 2012B 频率特性测试仪 BT3-D 4.2 指标测试和测试结果4.2.1 前置放大器部分的指标测试和测试结果（1）放大倍数和通频带的测试采用示波器TDS 2012B 对电压幅值进行测量，当输入信号有效值5mV 时幅值为 5mV ×2=7.07 mV ，所以信号发生器幅值设为7mV ，改变信号频率，在放大电路输出端利用示波器测试不同频率信号对应的输出信号幅值。
表 4.1 放大倍数测试记录表Vi/mV输出信号幅值Vo /V平均值 /mV20Hz 100Hz 300Hz 500Hz2k4k10k14k 16k 20k7 2.98V 2.97V 3.04V 3.18V 3.04V 2.99V 2.98V 2.89V 2.89V 2.95V 3.04V根据表中数据并计算可知，放大器放大倍数达到428倍，且在带宽内增益稳定。
计算各个频率的增益值：A=20lg （Vo/Vi ），可以证明-1dB 通频带包括20Hz-20kHz 。
（2）输出电阻的测试利用公式伏安法对输出电阻进行测量：表4.2 输出电阻测试记录表12(1)o o L o U R R U =- （令R L =600Ω） 求平均数后得：R o =595（Ω）4.2.2 带阻网络部分的指标测试和结果要求以10kHz 时输出的信号V2电压幅度为基准最大衰减≥10dB 。
具体结果:表4.3 带阻网络衰减测试记录表测试数据 率频率 z 20Hz 500Hz 1kHz 5kHz Hz 10kHz Hz 20kHz幅值0.67V 0.27V0.336V 0.65V1.02V 1.23V由测试结果可知，500Hz 的衰减最大，与10kHz 相比衰减 10.54dB 。
4.2.3 数字幅频均衡电路的指标测试和结果Uo 1（V ） Uo 2（V ） Ri （Ω） 5.84 2.96 593 5.98 2.98 596 5.822.90601（1）输入阻抗的测试 利用伏安法测试输入阻抗 表4.4 数字幅频均衡电路输入电阻测试记录表 12i i i i U U R U U I R ==-对Ri 取平均值得：Ri = 599 （Ω） （2）电压幅度波动的测试 先测量10kHz 时的电压幅度V 0，然后测不同频率的电压幅度Vn ，计算20lg[（Vn-V0）/V 0]。
