FPGA在数字存储示波器时基电路中的应用

的相位时，经过查表转换成离散的正弦渡（一个整周期），晟后经研‘Ａ变换输出要得到的信号。因此，完成整个 ＰＲＯＭ的寻址过程，就得到了一个周期的信号，输出信号的频率为：
ｆ０一（Ｍ｝ｆｃ）／２‘Ｎ
图ｌ直接频率合成原理
从上式可以看出输出的信号频率与Ｍ、川有关，Ｎ的大小由ＰＲＯＭ的容量决定，而Ｍ则山程序设定。粟 用这种分频方法，在满足条奎斯特定理的条件下能够得到任意分频（包括小数分频）的信号。ＰＲＯＭ的容量越 大，Ｎ就越大，频率分辩率也就越高。直接频率台戒法存在的问题是捌位丢失。
ｋＨｚ，
ｆｐ４为１０ ｋＨｚ，ｆｐ５为１ ｋＨｚ，ｆｐ６为０．１ ｋＨｚ，ｆｐ７为０．Ｏｌ ｋＨｚ。然后将这些频率信号送人选择器，由ＣＰＵ根据
９６
中国西部嵌人式系统与单片机技术论坛２００５学术年会论文巢
冒２耐基电路
４结束语
通过以上分析，可以看出基于ＦＰＧＡ的时钟分频方法具有以下特点：采用可编程逻辑器件，设计灵活，程 序更改方便；将大部分功能模块集成在一个芯片中，减少了布线．避免了布线对频率的影响；与直接频率台成技 术相比，省略Fra Baidu bibliotek查表的过程，节省了资源空问。
表１ 时基（／ｄｉｖ）
采样与时基对照表
时基（／ｄｉｖ）
０ ２５ ｍ８
采样率（Ｓ／ｓ）／ＭＨｚ
１００
采样率（Ｓ，ｓ）／ｋＨｚ
ｌ ０００
１０
ｎｓ
５００
２５
ｎｓ
ｌ ｍｓ
２５０
５０
ｎｓ
２
５ ｍｓ
．１００
０．１“８
１００
５０
０．２５“ｓ
１０ｍ５
０
５
Ｈ８
１００
２５
ｎ１８
１０
ｌ“ｓ
２
５ｆｌｓ
０
１
ｓ
２５
５“ｓ
０ ２５
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●■■■■■●■■■■■■■■●■■■■■■■■■●●一Ｉ■■●■■■■■■●■■■■■■■●■■■■■■■■■■■■●■■■■■●■■■■■■■■■●■■●■■■■■■●■■■●■■■■■■■■■■■■■■■■■■■■■■■■一
中国西部嵌入式系统与单片机技术论坛２００５学术年套论文靠
ＦＰＧＡ在数字存储 示波 器时基电路中的应用
（２】直接数字频率台成法
直接数字频率合成技术就是以一个频率固定的信号为参考．通过数字处理的方法产生一个频率可变的信 号。该方法通过在程序中设置不同的控制字对参考信号进行分频，但这种分频的效果叉不同于直接分频，Ｈ要 控制宇的长度足够，它就能够实现微细微的频率分辨率。 直接数字频率台成法的原理如图Ｉ所示，相位幅度表是存储一个周期正弦波形的ＰＲＯＭ，其地址对应着
参考文献
１宋万杰，罗丰，吴顺君ＣＰＬＤ技术及其应用．西安：阿安电子科技大学出版社．１ ２卢毅，赖杰．ＶＨＤＩ。与数字电路进计．北京：科学出版衬＝，２００１ ３蒋焕文，孙续．电子测量．北京：中国计量出版社，１９９６
９９９
Ａｂｓｔｒａｃｔ
Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ｆｉｒｓｔ，ｓｏｍｅ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｔｅｃｈｎｉｑｕｅｓ
０１３
ａｒｅ
ｉｎｔｒｏｄｕｃｅｄ．ｔｈｅｎ
ａ
ｃｌｏｃｋ
ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｔｅｃｈｎｉｑｕｅ ｂａｓｉｎｇ
ｉｎｇ
ＦＰＧＡ ｉｓ ｐｕｔ ｆｏｒｗａｒｄ，ａｎｄ ｗｅ ａｎａｌｙｚｅ ｄｅｓｉｇｎｉｎｇ ｂｌｕｅ ｐｒｉｎｔ ａｎｄ ｓｈｏｗ ｓｌｏｖ～
ｍｅｔｈｏｄ．ｆｉｎａｌｌｙ，ｗｅ ｐｏｉｎｔ
２
耳前常用的分频方法有以下两种：
常用的时钟分频方法
ｆ１）直接分频法
直接分频法是一种展简单的分频方法，它实际上就是一个循环计数器，当计数值达到某一值Ｎ时清０．并 重新计数。计数器每清０一次（即完成一次计数周期），便输出一个进位脉冲。这种分频方法简单稳定，能进行 整数分频，即输出的频率一定是输入频率的】／Ｎ，Ｎ为整数。
金映
电子科技大学自动化学院，成都，６１００５４ 摘要奉文首先丹绍了凡种常用的时钟旁颤法，在此基础上提出了基于ＦＰＧＡ的分频方法，并分析了 具体设计方案，给出了解决方法，最后指出了该方法与常用分频方法相比较的优娃．点。 关键词分频，ＦＰＧＡ
１
引
言
在数字存储示渡器电路的设计中，时基电路是数字存储示渡器控制电路中的重要组成部分。它为模／数转 换器Ａ／Ｄ提供采样时钟；为ＦＩＦＯ提供读／写时钟；电为其他控制电路部分提供触发时钟信号。时基电路要求 时钟信号的频率是可调的，造就给时钟的设计提出了要求。我们一般常用的方法就是时钟分频，即对一个固定 时钟信号进行若干分频，使得最后输出的频率满足要求。
ｓ
‘
１０“ｓ
２５
０
ｊ
ｓ
２５“ｓ
１０
２
５
／
５０
ｎｓ
５
Ｏ
１ ｍｓ
２
ｊ
５
ｓ
０
ｊ
（２）实现方法。时基电路如图２所示。图２中，４个７４３９０是分频器。７４３９０为双通道．每个通道按连线方 式不同，町产牛８种分频信号。如果ＱＡ连接到ＣＬＫＢ，则在ＱＡ输出２分频且占空比为５０％的方波，ＱＢ输出 ４分频且占空比为５０％的方波，Ｑｃ输出８分频且占空比为５０％的方波，ＱＤ输出１０分频且占空比为２０蹦的方 波；若ＱＤ连接到ＣＩ，ＫＡ，则在ＱＡ输出ｌＯ分频且占空比为５０％的方波，ＱＢ输出２分频且占空比为５０％的方 波，ＱＣ输出４分频且占宅比为５０蹦的方波，ＱＤ输出５分翱且占空比为２０％的方波。 例如，设输入频率为１００ ＭＨｚ，则图２巾ｆｐ０为１００ ＭＨｚ，ｆｐｌ为１０ ＭＨｚ，ｆｐ２为１ ＭＨｚ，ｆｐ３为１００ 实测信号频率选择一个适当的时基，送到ＦＩＦＯ作为写时钟。
０
４３６０。变化的相位。ＰＲＯＭ的地址位数为Ｎ，则存储的幅度值为２“Ｎ个，相邻两个地址的相位差约为３６０。／
（２‘Ｎ）。每接收到一个时钟上升沿，相位累加器便在原来的基础上加一个变化量肼，并根据累加后的相位值在表 中查找对应的幅度值。甜＝Ｍ（３６０。／ｚ“Ｎ），Ｍ为每次跳过的地址数。当相位累加器输出一个完整周期（３６０。）
Ｋｅｙ
ｏｕｔ
ａｄｖａｎｔａｇｅ ａｎｄ ｄｉｓａｄｖａｎｔａｇｅ ｂｅｔｗｅｅｎ ｔｈｅ ｍｅｔｈｏｄ ａｎｄ ｃｏｍｍｏｎ ｍｅｔｈｏｄ．
Ｗｏｒｄｓ
Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ．ＦＰＧＡ
３基于ＦＰＧＡ的时钟分频法
在数字存储示波器电路的设计巾．基于ＦＰＧＡ的分频方法就是采用可编程器件来实现分频功能。具体设 计实现如下： “）数字存储器的扫描时间概念与模拟示渡器不同，它将模拟信号经过Ａ／Ｄ转换后存人存储器，然后再 从存储器中读出，故数据写人存储器的速度与扫描速度快慢有关。即与“ｔ／ｄｉｖ“的设置有关，而与存储器读出 的速度无关。在这部分电路的实际设计中，就是将输入的时钟（如１００ ＭＨｚ）进行分频，按１、２、５步进的办法产 生１６种不同的频率。采样频率与时基的对照参见表ｌ。